WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2005017959) CIRCUIT INTEGRE PRESENTANT UNE STRUCTURE DE PLAGES DE TEST ET PROCEDE DE TEST
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2005/017959    N° de la demande internationale :    PCT/US2004/022509
Date de publication : 24.02.2005 Date de dépôt international : 15.07.2004
CIB :
G01R 31/28 (2006.01), G01R 31/317 (2006.01), G01R 31/3187 (2006.01), G11C 29/48 (2006.01)
Déposants : FREESCALE SEMICONDUCTOR, INC. [US/US]; 6501 William Cannon Drive West, Austin, TX 78735 (US) (Tous Sauf US).
TRAN, Tu-Anh [US/US]; (US) (US Seulement).
EGUCHI, Richard, K. [CA/US]; (US) (US Seulement).
HARPER, Peter, R. [US/US]; (US) (US Seulement).
LEE, Chu-Chung [CN/US]; (US) (US Seulement).
WILLIAMS, William, M. [US/US]; (US) (US Seulement).
YONG, Lois [MY/US]; (US) (US Seulement)
Inventeurs : TRAN, Tu-Anh; (US).
EGUCHI, Richard, K.; (US).
HARPER, Peter, R.; (US).
LEE, Chu-Chung; (US).
WILLIAMS, William, M.; (US).
YONG, Lois; (US)
Mandataire : KING, Robert, L.; Corporate Law Department, Intellectual Property Section, 7700 West Parmer Lane, MD: TX32/PL02, Austin, TX 78729 (US)
Données relatives à la priorité :
10/634,484 05.08.2003 US
Titre (EN) INTEGRATED CIRCUIT WITH TEST PAD STRUCTURE AND METHOD OF TESTING
(FR) CIRCUIT INTEGRE PRESENTANT UNE STRUCTURE DE PLAGES DE TEST ET PROCEDE DE TEST
Abrégé : front page image
(EN)A semiconductor device (10) has a large number of bond pads (24) on the periphery for wirebonding. The semiconductor device (10) has a module (12) as well as other circuitry, but the module (12) takes significantly longer to test than the other circuitry. A relatively small number of the bond pads (20), the module bond pads (20), are required for the module testing due, at least in part, to the semiconductor device having a built-in self-test (BIST) (16) circuitry. The functionality of these module bond pads (22) is duplicated on the top surface of and in the interior of the semiconductor device (10) with module test pads (22) that are significantly larger than the bond pads (24) on the periphery. Having large pads (22) for testing allows longer probe needles, thus increasing parallel testing capability. Duplicating the functionality is achieved through a test pad interface so that the module bond pads (20) and the module test pads (22) do not have to be shorted together.
(FR)L'invention concerne un dispositif semi-conducteur (10) qui comporte, sur sa périphérie, un grand nombre de plages de connexion (24) en vue d'un microcâblage. Le dispositif semi-conducteur (10) comporte un module (12) et un autre circuit, le module (12) étant beaucoup plus long à tester que l'autre circuit. Un nombre relativement faible de plages de connexion (20), les plages de connexion (20) du module, sont nécessaires pour tester le module, ceci étant dû, au moins en partie, au fait que le dispositif semi-conducteur comporte un circuit d'autotest (16) intégré. La fonctionnalité de ces plages de connexion (22) de module est doublée, sur la surface supérieure et à l'intérieur du dispositif semi-conducteur (10), par des plages de connexion (22) de test de module qui sont beaucoup plus grandes que les plages de connexion (24) périphériques. Les granges plages (22) de test permettent d'utiliser des pointes de sonde plus longues, ce qui accroît la capacité de mise en oeuvre de tests parallèles. Le doublage de la fonctionnalité est assuré par une interface de plages de test qui rend superflue la mise en court-circuit commune des plages de connexion (20) du module et des plages de connexion (22) de test du module.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)