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1. (WO2005013375) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCEDE DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2005/013375    N° de la demande internationale :    PCT/JP2003/009885
Date de publication : 10.02.2005 Date de dépôt international : 05.08.2003
CIB :
H01L 21/762 (2006.01), H01L 21/84 (2006.01), H01L 27/12 (2006.01), H01L 29/10 (2006.01), H01L 29/786 (2006.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 211-8588 (JP) (Tous Sauf US).
OCHIMIZU, Hirosato [JP/JP]; (JP) (US Seulement).
MISHIMA, Yasuyoshi [JP/JP]; (JP) (US Seulement)
Inventeurs : OCHIMIZU, Hirosato; (JP).
MISHIMA, Yasuyoshi; (JP)
Mandataire : KITANO, Yoshihito; Exceed Yotsuya 2nd Floor, 9, Daikyo-cho, Shinjuku-ku, Tokyo 160-0015 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD
(FR) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCEDE DE FABRICATION
(JA) 半導体装置及びその製造方法
Abrégé : front page image
(EN)On an insulating layer (12) formed on a silicon substrate (10), an NMOS transistor (14) is formed in an NMOS transistor region (16) and a PMOS transistor (18) is formed in a PMOS transistor region (20). The NMOS transistor (14) comprises a silicon layer (34), a silicon germanium layer (22) in a lattice relaxed state formed on the silicon layer (34), a silicon layer (24) in a tensilely strained state formed on the silicon germanium layer (22), and a gate electrode (28) formed over the silicon layer (24) with a gate insulating film (26) interposed therebetween. The PMOS transistor (18) comprises a silicon layer (34), a silicon germanium layer (36) in a compressively strained state formed on the silicon layer (34), and a gate electrode (28) formed over the silicon germanium layer (36) with the gate insulating film (26) interposed therebetween.
(FR)Sur une couche isolante (12) formée sur un substrat en silicium (10), on forme un transistor à canal N (14) dans une région (16) de transistor à canal N et dans une région (20) de transistor à canal P, on forme un transistor à canal P(18). Le transistor à canal N (14) comprend une couche de silicium (34), une couche de silicium germanium (22) dans un état relaxé de treillis formé sur la couche de silicium (34), une couche de silicium (24) dans un état de contrainte sous tension formée sur la couche de silicium germanium (22 ) et une gâchette (28) formée au-dessus de la couche de silicium (24) avec un film (26) isolant de gâchette intercalé entre ces dernières. Le transistor à canal P (18) comprend une couche de silicium (34), une couche de silicium germanium (36) dans un état contraint par compression formée au-dessus de la couche de silicium (34), et une gâchette (28) formée au-dessus de la couche de silicium germanium (36) avec le film (26) isolant de gâchette intercalé entre ces dernières.
(JA)シリコン基板10上に形成された絶縁層12上に、NMOSトランジスタ領域16において、シリコン層34と、シリコン層34上に形成された格子緩和状態のシリコンゲルマニウム層22と、シリコンゲルマニウム層22上に形成された引っ張り歪状態のシリコン層24と、シリコン層24上にゲート絶縁膜26を介して形成されたゲート電極28とを有するNMOSトランジスタ14が形成され、PMOSトランジスタ領域20において、シリコン層34と、シリコン層34上に形成された圧縮歪状態のシリコンゲルマニウム層36と、シリコンゲルマニウム層36上にゲート絶縁膜26を介して形成されたゲート電極28とを有するPMOSトランジスタ18が形成されている。
États désignés : CN, JP, US.
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)