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1. (WO2005010994) DISPOSITIF A SEMI-CONDUCTEUR NON PLANAR COMPORTANT UNE ELECTRODE DE GRILLE ENVELOPPEE PARTIELLEMENT OU ENTIEREMENT, ET PROCEDES DE PRODUCTION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2005/010994    N° de la demande internationale :    PCT/US2003/040320
Date de publication : 03.02.2005 Date de dépôt international : 15.12.2003
CIB :
H01L 21/336 (2006.01), H01L 29/423 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard, Santa Clara, CA 95052 (US)
Inventeurs : HARELAND, Scott; (US).
CHAU, Robert; (US).
DOYLE, Brian; (US).
RIOS, Rafael; (US).
LINTON, Jr., Tom; (US).
DATTA, Suman; (US)
Mandataire : MALLIE, Michael, J.; Blakely, Sokoloff, Taylor & Zafman, 7th floor, 12400 Wilshire Boulevard, Los Angeles, CA 90025 (US)
Données relatives à la priorité :
10/607,769 27.06.2003 US
Titre (EN) NONPLANAR SEMICONDUCTOR DEVICE WITH PARTIALLY OR FULLY WRAPPED AROUND GATE ELECTRODE AND METHODS OF FABRICATION
(FR) DISPOSITIF A SEMI-CONDUCTEUR NON PLANAR COMPORTANT UNE ELECTRODE DE GRILLE ENVELOPPEE PARTIELLEMENT OU ENTIEREMENT, ET PROCEDES DE PRODUCTION
Abrégé : front page image
(EN)A nonplanar semiconductor device and its method of fabrication is described. The nonplanar semiconductor device includes a semiconductor body having a top surface opposite a bottom surface formed above an insulating substrate wherein the semiconductor body has a pair laterally opposite sidewalls. A gate dielectric is formed on the top surface of the semiconductor body on the laterally opposite sidewalls of the semiconductor body and on at least a portion of the bottom surface of semiconductor body. A gate electrode is formed on the gate dielectric, on the top surface of the semiconductor body and adjacent to the gate dielectric on the laterally opposite sidewalls of semiconductor body and beneath the gate dielectric on the bottom surface of the semiconductor body. A pair source/drain regions are formed in the semiconductor body on opposite sides of the gate electrode.
(FR)L'invention concerne un dispositif à semi-conducteur non planar, ainsi que son procédé de production. Ledit dispositif à semi-conducteur non planar comprend un corps semi-conducteur comportant une surface supérieure opposée à une surface inférieure, qui est formé sur un substrat isolant, ledit corps semi-conducteur comportant une paire de parois latérales latéralement opposées. Un diélectrique de grille est formé sur la surface supérieure du corps semi-conducteur, sur lesdites parois latérales latéralement opposées du corps semi-conducteur et sur au moins une partie de la surface inférieure dudit corps semi-conducteur. Une électrode de grille est formée sur le diélectrique de grille, sur la surface supérieure du corps semi-conducteur et à côté du diélectrique de grille, sur les parois latérales latéralement opposées du corps semi-conducteur, et en dessous du diélectrique de grille, sur la surface inférieure du corps semi-conducteur. Une paire de zones source/drain sont formées dans le corps semi-conducteur, sur des côtés opposés de l'électrode de grille.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)