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Paramétrages

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1. WO2005004103 - CIRCUIT DE TRAITEMENT DE SIGNAUX VIDEO, PROCEDE DE COMMANDE DE CIRCUIT DE TRAITEMENT DE SIGNAUX VIDEO, ET CIRCUIT INTEGRE

Numéro de publication WO/2005/004103
Date de publication 13.01.2005
N° de la demande internationale PCT/JP2004/009771
Date du dépôt international 02.07.2004
CIB
G09G 5/00 2006.01
GPHYSIQUE
09ENSEIGNEMENT; CRYPTOGRAPHIE; PRÉSENTATION; PUBLICITÉ; SCEAUX
GDISPOSITIONS OU CIRCUITS POUR LA COMMANDE DE L'AFFICHAGE UTILISANT DES MOYENS STATIQUES POUR PRÉSENTER UNE INFORMATION VARIABLE
5Dispositions ou circuits de commande de l'affichage communs à l'affichage utilisant des tubes à rayons cathodiques et à l'affichage utilisant d'autres moyens de visualisation
CPC
G09G 5/395
GPHYSICS
09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
5Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
36characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
39Control of the bit-mapped memory
395Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
Déposants
  • 東芝松下ディスプレイテクノロジー株式会社 TOSHIBA MATSUSHITA DISPLAY TECHNOLOGY CO., LTD. [JP/JP]; 〒1080075 東京都港区港南四丁目1番8号 Tokyo 1-8, Konan 4-Chome Minato-ku, Tokyo 1080075, JP (AllExceptUS)
  • 久保田 真啓 KUBOTA, Masahiro [JP/JP]; JP (UsOnly)
  • 峯 秀樹 MINE, Hideki [JP/JP]; JP (UsOnly)
Inventeurs
  • 久保田 真啓 KUBOTA, Masahiro; JP
  • 峯 秀樹 MINE, Hideki; JP
Mandataires
  • 松田 正道 MATSUDA, Masamichi; 〒5320003 大阪府大阪市淀川区宮原5丁目1番3号 新大阪生島ビル Osaka Shin-Osaka Ikushima bldg. 1-3, Miyahara 5-chome Yodogawa-ku, Osaka-shi Osaka 5320003, JP
Données relatives à la priorité
2003-19238504.07.2003JP
Langue de publication japonais (JA)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) VIDEO SIGNAL PROCESSING CIRCUIT, CONTROL METHOD OF VIDEO SIGNAL PROCESSING CIRCUIT, AND INTEGRATED CIRCUIT
(FR) CIRCUIT DE TRAITEMENT DE SIGNAUX VIDEO, PROCEDE DE COMMANDE DE CIRCUIT DE TRAITEMENT DE SIGNAUX VIDEO, ET CIRCUIT INTEGRE
(JA) 映像信号処理回路、映像信号処理回路の制御方法、及び集積回路
Abrégé
(EN)
An abnormal display appears when writing of pixel data in a GRAM contends with reading of pixel data of a scanning line segment including pixels corresponding to that pixel data. Pixel data corresponding to each pixel of a scanning line segment stored in a latch circuit (3) is displayed on a display screen (8). When writing of pixel data in the GRAM (2) contends with reading of pixel data corresponding to each pixel of a scanning line segment from the GRAM (2) to the latch circuit (3), a control means (4) delays reading of pixel data corresponding to each pixel of the scanning line segment and performs reading of the pixel data corresponding to each pixel of the scanning line segment again from the GRAM (2) to the latch circuit (3).
(FR)
Selon l'invention, un affichage anormal apparaît lorsque l'écriture de données de pixels dans une GRAM est en conflit avec la lecture de données de pixels d'un segment de ligne de balayage comprenant des pixels correspondant à ces données de pixels. Les données de pixels correspondant à chaque pixel d'un segment de ligne de balayage stocké dans un circuit de verrouillage (3) sont affichées sur un écran d'affichage (8). Lorsque l'écriture des données de pixel dans la GRAM (2) est en conflit avec la lecture des données de pixels correspondant à chaque pixel d'un segment de ligne de balayage à partir de la GRAM (2) pour le circuit de verrouillage (3), une unité de commande (4) retarde la lecture des données de pixels correspondant à chaque pixel du segment de ligne de balayage et assure la lecture des données de pixels correspondant à chaque pixel du segment de ligne de balayage à nouveau à partir de la GRAM (2) pour le circuit de verrouillage (3).
(JA)
GRAMへの画素データの書き込みと、その画素データに対応する画素を含む走査線分の画素データの読み出しとが競合した場合、表示異常が発生する。 ラッチ回路3に記憶されている走査線分の各画素に対応する画素データは、表示画面8に表示され、GRAM2への画素データの書き込みと、GRAM2からラッチ回路3への走査線分の各画素に対応する画素データの読み出しとが競合した場合、制御手段4は、前記走査線分の各画素に対応する画素データの読み出しを遅延させ、再度GRAM2からラッチ回路3への走査線分の各画素に対応する画素データの読み出しを行うよう制御する。
Également publié en tant que
US2007103456
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