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Paramétrages

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1. WO2005001693 - SYSTEME MULTIPROCESSEUR A ZONES DE COHERENCE DE CACHE DYNAMIQUE

Numéro de publication WO/2005/001693
Date de publication 06.01.2005
N° de la demande internationale PCT/EP2004/050878
Date du dépôt international 25.05.2004
CIB
G06F 12/08 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
02Adressage ou affectation; Réadressage
08dans des systèmes de mémoires hiérarchiques, p.ex. des systèmes de mémoire virtuelle
CPC
G06F 12/0824
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0806Multiuser, multiprocessor or multiprocessing cache systems
0815Cache consistency protocols
0817using directory methods
0824Distributed directories, e.g. linked lists of caches
G06F 12/0831
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0806Multiuser, multiprocessor or multiprocessing cache systems
0815Cache consistency protocols
0831using a bus scheme, e.g. with bus monitoring or watching means
Déposants
  • INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road Armonk, New York 10504, US (AllExceptUS)
  • IBM UNITED KINGDOM LIMITED [GB/GB]; PO Box 41 North Harbour Portsmouth Hampshire PO6 3AU, GB (MG)
  • HELLER, Thomas [US/US]; US (UsOnly)
  • BAUM, Richard [US/US]; US (UsOnly)
  • IGNATOWSKI, Michael [US/US]; US (UsOnly)
  • RYMARCZYK, James [US/US]; US (UsOnly)
Inventeurs
  • HELLER, Thomas; US
  • BAUM, Richard; US
  • IGNATOWSKI, Michael; US
  • RYMARCZYK, James; US
Mandataires
  • FOURNIER, Kevin, John; IBM United Kingdom Limited Intellectual Property Law Hursley Park Winchester Hampshire SO21 2JN, GB
Données relatives à la priorité
10/603,25125.06.2003US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) MULTIPROCESSOR SYSTEM WITH DYNAMIC CACHE COHERENCY REGIONS
(FR) SYSTEME MULTIPROCESSEUR A ZONES DE COHERENCE DE CACHE DYNAMIQUE
Abrégé
(EN)
A multiprocessor computer system has a plurality of processing nodes which use processor state information to determine which coherent caches in the system are required to examine a coherency transaction produced by a single originating processor's storage request. A node of the computer has dynamic coherency boundaries such that the hardware uses only a subset of the total processors in a large system for a single workload at any specific point in time and can optimize the cache coherency as the supervisor software or firmware expands and contracts the number of processors which are being used to run any single workload. Multiple instances of a node can be connected with a second level controller to create a large multiprocessor system. The node controller uses the mode bits to determine which processors must receive any given transaction that is received by the node controller. The second level controller uses the mode bits to determine which nodes must receive any given transaction that is received by the second level controller. Logical partitions are mapped to allowable physical processors. Cache coherence regions which encompass subsets of the total number of processors and caches in the system are chosen for their physical proximity. A distinct cache coherency region can be defined for each partition using a hypervisor.
(FR)
L'invention concerne un système multiprocesseur à plusieurs noeuds de traitement utilisant une information d'état de traitement pour déterminer les caches cohérents dans le système nécessaires à l'examen d'une transaction de cohérence résultant d'une demande d'enregistrement de processeur d'origine unique. Un noeud comporte des limites de cohérence dynamique faisant que le matériel utilise seulement un sous-ensemble du nombre total des processeurs dans un système élargi pour une seule charge de travail, à un moment spécifique, et peut optimiser la cohérence de cache à mesure que le logiciel ou micrologiciel superviseur élargit et resserre le nombre de processeurs utilisés pour le traitement d'une seule charge de travail donnée. On peut établir une connexion de plusieurs instances de noeud avec un contrôleur de second niveau pour créer un système multiprocesseur élargi. Le contrôleur de noeud utilise les bits de mode pour déterminer les processeurs qui doivent impérativement recevoir une transaction donnée elle-même reçue par le contrôleur de noeud. Le second contrôleur utilise les bits de mode pour déterminer les noeuds qui doivent impérativement recevoir une transaction donnée elle-même reçue par le second contrôleur de noeud. On met en correspondance des divisions logiques avec des processeurs physiques admissibles. On choisit des zones de cohérence de cache qui englobent des sous-ensembles du nombre total des processeurs et des caches dans le système en fonction de leur proximité physique. Il est possible de définir une zone de cohérence de cache distincte pour chaque division au moyen d'un hyperviseur.
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