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1. (WO2004102663) CORPS DE MONTAGE DE PUCE A SEMI-CONDUCTEURS ET SON PROCEDE DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/102663    N° de la demande internationale :    PCT/JP2004/006878
Date de publication : 25.11.2004 Date de dépôt international : 14.05.2004
CIB :
H01L 23/48 (2006.01), H01L 23/498 (2006.01), H01L 25/065 (2006.01)
Déposants : KUMAMOTO TECHNOLOGY & INDUSTRY FOUNDATION [JP/JP]; 2081-10, Oaza Tabaru Mashikimachi Kamimashiki-gun, Kumamoto 861-2202 (JP) (Tous Sauf US).
ONO, Yasuhide [JP/JP]; (JP) (US Seulement)
Inventeurs : ONO, Yasuhide; (JP)
Mandataire : FUJISHIMA, Yoichiro; 2F, Odai Building, 9-5, Shinjuku 1-chome, Shinjuku-ku, Tokyo 160-0022 (JP)
Données relatives à la priorité :
2003-137140 15.05.2003 JP
2004-141893 12.05.2004 JP
Titre (EN) SEMICONDUCTOR CHIP MOUNTING BODY AND MANUFACTURING METHOD THEREOF
(FR) CORPS DE MONTAGE DE PUCE A SEMI-CONDUCTEURS ET SON PROCEDE DE FABRICATION
(JA) 半導体チップ実装体およびその製造方法
Abrégé : front page image
(EN)A semiconductor chip (20) having a salient pole (bump) (23) for an external outgoing electrode is mounted on a wiring substrate (10) and a semiconductor chip (30) is mounted on the semiconductor chip (20). Electrolytic plating is used for electrical connection between a wiring layer (12) of the wiring substrate (10) and the salient pole (23) of the semiconductor chip (20) and between the salient poles of the semiconductor chips (20, 30). Stable connection is obtained between the wiring layer (12) and the salient pole (23) and between the salient poles of the semiconductor chips (20, 30) by plating films (24, 33).
(FR)L'invention concerne une puce à semi-conducteurs (20) ayant un pôle saillant (bosse) (23) destiné à une électrode sortante externe, montée sur un substrat de câblage (10) et une puce à semi-conducteurs (30) montée sur ladite puce à semi-conducteurs (20). On utilise le plaquage électrolytique pour la connexion électrique entre une couche de câblage (12) du substrat de câblage (10) et le pôle saillant (23) de la puce à semi-conducteurs (20) et entre les pôles saillants des puces à semi-conducteurs (20, 30). On obtient une connexion stable entre la couche de câblage (12) et le pôle saillant (23) et entre les pôles saillants des puces à semi-conducteurs (20, 30) au moyen de films de plaquage (24, 33).
(JA)配線基板(10)上に、外部引き出し電極に突起電極(バンプ)(23)を有する半導体チップ(20)を搭載し、この半導体チップ(20)の上に半導体チップ(30)を搭載する。配線基板(10)の配線層(12)と半導体チップ(20)の突起電極(23)との間、半導体チップ(20),(30)の突起電極同士を電解めっきにより電気的に接続させる。配線層(12)と突起電極(23)との間および半導体チップ(20),(30)の突起電極同士はめっき膜(24),(33)により安定して接続される。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)