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1. (WO2004102576) DISPOSITIF MEMOIRE A SEMI-CONDUCTEURS ET SON PROCEDE D'UTILISATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/102576    N° de la demande internationale :    PCT/US2004/014691
Date de publication : 25.11.2004 Date de dépôt international : 11.05.2004
CIB :
G11C 8/00 (2006.01), G11C 11/00 (2006.01)
Déposants : INNOVATIVE SILICON, INC. [CH/CH]; PSE-Batiment B, CH-1015 Lausanne (CH) (Tous Sauf US).
ECOLE POLYTECHNIQUE FEDERALE DE LAUSANNE (EPFL) [CH/CH]; SRI-EPFL, CH-1015 Lausanne (CH) (Tous Sauf US).
FERRANT, Richard [FR/FR]; (FR) (US Seulement).
OKHONIN, Serguei [CH/CH]; (CH) (US Seulement).
CARMAN, Eric [US/FR]; (FR) (US Seulement).
BRON, Michel [CH/CH]; (CH) (US Seulement)
Inventeurs : FERRANT, Richard; (FR).
OKHONIN, Serguei; (CH).
CARMAN, Eric; (FR).
BRON, Michel; (CH)
Mandataire : STEINBERG, Neil, A.; 2665 Marine Way, Suite 1150, Mountain View, CA 94043 (US)
Données relatives à la priorité :
60/470,384 13.05.2003 US
60/470,318 13.05.2003 US
10/840,009 06.05.2004 US
Titre (EN) SEMICONDUCTOR MEMORY DEVICE AND METHOD OF OPERATING SAME
(FR) DISPOSITIF MEMOIRE A SEMI-CONDUCTEURS ET SON PROCEDE D'UTILISATION
Abrégé : front page image
(EN)There are many inventions described and illustrated herein. In a first aspect, the present invention is directed to a memory device and technique of reading data from and writing data into memory cells of the memory device. In this regard, in one embodiment of this aspect of the invention, the memory device and technique for operating that device that minimizes, reduces and/or eliminates the debilitating affects of the charge pumping phenomenon. This embodiment of the present invention employs control signals that minimize, reduce and/or eliminate transitions of the amplitudes and/or polarities. In another embodiment, the present invention is a semiconductor memory device including a memory array comprising a plurality of semiconductor dynamic random access memory cells arranged in a matrix of rows and columns. Each semiconductor dynamic random access memory cell includes a transistor having a source region, a drain region, a electrically floating body region disposed between and adjacent to the source region and the drain region, and a gate spaced apart from, and capacitively coupled to, the body region. Each transistor includes a first state representative of a first charge in the body region, and a second data state representative of a second charge in the body region. Further, each row of semiconductor dynamic random access memory cells includes an associated source line which is connected to only the semiconductor dynamic random access memory cells of the associated row.
(FR)L'invention porte sur plusieurs points, et selon un premier aspect, sur un dispositif mémoire, et sur les techniques de lecture/écriture dans les cellules du dispositif mémoire. Dans une variante de ce premier aspect, le dispositif mémoire et ses techniques d'utilisation minimisent, réduisent et/ou éliminent les effets négatifs du phénomène du pompage de charge en utilisant des signaux de commande minimisant, réduisant et/ou éliminant les transitions d'amplitude et de polarité. Dans une autre variante, le dispositif mémoire à semi-conducteur comprend un réseau de mémoires composé de plusieurs cellules mémoires dynamiques à semi-conducteurs formant une matrice de rangées et colonnes. Chacune desdites cellules consiste en un transistor présentant une région source, une région drain, et une région de corps électrique flottant placée entre les régions source et drain et les jouxtant, et une grille séparée de la région corps et lui étant couplée capacitivement. Chaque transistor peut prendre un premier état correspondant à la présence d'une première charge dans la région du corps, et un deuxième état correspondant à la présence d'une deuxième charge dans la région du corps. En outre chaque rangée de cellules mémoires comporte une ligne source associée qui n'est reliée qu'aux cellules mémoires de la rangée associée.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)