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1. (WO2004102429) PROCEDE ET APPAREIL DE CONCEPTION ET RESYNCHRONISATION DE CIRCUIT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/102429    N° de la demande internationale :    PCT/US2004/014225
Date de publication : 25.11.2004 Date de dépôt international : 06.05.2004
CIB :
G06F 17/50 (2006.01)
Déposants : SYNPLICITY, INC. [US/US]; 600 W. California Avenue, Sunnyvale, CA 94086 (US) (Tous Sauf US)
Inventeurs : OKTEM, Levent; (US)
Mandataire : SCHELLER, James, C.; Blakely, Sokoloff, Taylor & Zafman L.L.P., 7th floor, 12400 Wilshire Boulevard, Los Angeles, CA 90025 (US)
Données relatives à la priorité :
10/435,061 09.05.2003 US
Titre (EN) METHOD AND APPARATUS FOR CIRCUIT DESIGN AND RETIMING
(FR) PROCEDE ET APPAREIL DE CONCEPTION ET RESYNCHRONISATION DE CIRCUIT
Abrégé : front page image
(EN)Methods and apparatuses to hierarchically retime a circuit. In at least one embodiment of the present invention, a module of a circuit is designed with a plurality of different latencies to have a plurality of different minimum clock periods (e.g., through retiming at the module level). In one example, the minimum clock periods are determined from detailed timing analyses after the placement and routine for the module; and, in retiming the circuit that contains the module, a data flow graph representation of the module is constructed based on the target clock period of the circuit and the correlation between the latencies and the minimum clock periods. In at least one embodiment of the present invention, hierarchical retiming is performed in which portions of the circuit is retimed to generate results (e.g., for different latencies), which are selectively used for the retiming of the entire circuit based on the target clock period.
(FR)L'invention a trait à des procédés et à des appareils permettant de resynchroniser un circuit de manière hiérarchique. Dans au moins un mode de réalisation de la présente invention, un module d'un circuit est doté d'une pluralité de temps d'attente différents afin que l'on dispose d'une pluralité de périodes d'horloge minimales différentes (par ex., par la resynchronisation au niveau du module). Dans un exemple, les périodes d'horloge minimales sont déterminées à partir d'analyses de synchronisation détaillées après le placement et le routage du module ; et, lors de la resynchronisation du circuit qui contient le module, une représentation du module sous forme de diagramme de données est établie sur la base de la période d'horloge cible du circuit et sur la corrélation entre les temps d'attente et les périodes d'horloge minimales. Dans au moins un mode de réalisation de la présente invention, une resynchronisation hiérarchique est réalisée, selon laquelle des parties du circuit sont resynchronisées afin de générer des résultats (par ex., pour divers temps d'attente), qui sont sélectivement utilisés pour resynchroniser l'ensemble du circuit en fonction de la période d'horloge cible.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)