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1. (WO2004102402) SYSTEME DE TRAITEMENT DE DONNEES A PROTECTION D'ACCES PERIPHERIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/102402    N° de la demande internationale :    PCT/US2004/011874
Date de publication : 25.11.2004 Date de dépôt international : 16.04.2004
CIB :
G06F 13/12 (2006.01), G06F 13/28 (2006.01), G06F 13/38 (2006.01)
Déposants : FREESCALE SEMICONDUCTOR, INC. [US/US]; 6501 William Cannon Drive West, Austin, TX 78735 (US) (Tous Sauf US).
MOYER, William, C [US/US]; (US) (US Seulement)
Inventeurs : MOYER, William, C; (US)
Mandataire : KING, Robert, L.; Corporate Law Department, Intellectual Property Section, 7700 West Parmer Lane, MD: TX32/PL02, Austin, TX 78729 (US)
Données relatives à la priorité :
10/431,285 07.05.2003 US
Titre (EN) DATA PROCESSING SYSTEM WITH PERIPHERAL ACCESS PROTECTION
(FR) SYSTEME DE TRAITEMENT DE DONNEES A PROTECTION D'ACCES PERIPHERIQUE
Abrégé : front page image
(EN)A data processing system (10) includes an interconnect (22) where a first interconnect master (12) and a second interconnect master (14) are coupled to the interconnect. A shared storage (35) is coupled to the interconnect for use by the first and second interconnect masters. The data processing system also includes a first control storage circuit (60, 64) which corresponds to the first interconnect master and a second control storage circuit (62, 66) which corresponds to the second interconnect master. In one embodiment, prefetch circuitry (40) is coupled to the first control storage circuit and to the second control storage circuit for selecting one of the first and second control storage circuits based upon which one of the first and second interconnect masters is requesting an access to the shared storage. The prefetch circuitry can then use the selected control storage circuit to determine a prefetch operation triggered by the access to the shared storage.
(FR)L'invention concerne un système (10) de traitement de données comprenant une interconnexion (22) à laquelle sont couplés un premier maître (12) d'interconnexion et un second maître (14) d'interconnexion. Un dispositif de stockage partagé (35) est couplé à l'interconnexion de manière à être utilisé par le premier et le second maître d'interconnexion. Le système de traitement de données comprend également un premier circuit (60, 64) de stockage de commande correspondant au premier maître d'interconnexion, et un second circuit (62, 66) de stockage de commande correspondant au second maître d'interconnexion. Dans un mode de réalisation, un circuit (40) de prélecture est couplé au premier circuit de stockage de commande et au second circuit de stockage de commande afin de sélectionner l'un des deux circuits de stockage de commande en fonction du maître d'interconnexion demandant l'accès au dispositif de stockage partagé. Le circuit de prélecture peut alors utiliser le circuit de stockage de commande sélectionné pour déterminer une opération de prélecture déclenchée par l'accès au dispositif de stockage partagé.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)