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1. WO2004102217 - DISPOSITIF DE TEST

Numéro de publication WO/2004/102217
Date de publication 25.11.2004
N° de la demande internationale PCT/JP2004/006460
Date du dépôt international 13.05.2004
CIB
G01R 31/30 2006.01
GPHYSIQUE
01MÉTROLOGIE; TESTS
RMESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31Dispositions pour tester les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour tests électriques caractérisées par ce qui est testé, non prévues ailleurs
28Test de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
30Tests marginaux, p.ex. en faisant varier la tension d'alimentation
G01R 31/319 2006.01
GPHYSIQUE
01MÉTROLOGIE; TESTS
RMESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31Dispositions pour tester les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour tests électriques caractérisées par ce qui est testé, non prévues ailleurs
28Test de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
317Tests de circuits numériques
3181Tests fonctionnels
319Matériel de test, c. à d. circuits de traitement de signaux de sortie
CPC
G01R 31/31928
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3181Functional testing
319Tester hardware, i.e. output processing circuit
31917Stimuli generation or application of test patterns to the device under test [DUT]
31928Formatter
Déposants
  • 株式会社アドバンテスト ADVANTEST CORPORATION [JP]/[JP] (AllExceptUS)
  • 根岸 利幸 NEGISHI, Toshiyuki [JP]/[JP] (UsOnly)
Inventeurs
  • 根岸 利幸 NEGISHI, Toshiyuki
Mandataires
  • 龍華 明裕 RYUKA, Akihiro
Données relatives à la priorité
2003-13755315.05.2003JP
Langue de publication japonais (JA)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) TEST DEVICE
(FR) DISPOSITIF DE TEST
(JA) 試験装置
Abrégé
(EN)
A waveform shaping part of a test device has a 1a delay circuit for delaying a set signal that controls the timing of a first change point of a test signal; a 1b delay circuit for delaying a reset signal that controls the timing of a second change point of the test signal as caused to change by the set signal as delayed by the 1a delay circuit; a 2a delay circuit for delaying a set signal that controls the timing of a third change point of the test signal; a 2b delay circuit for delaying a reset signal that controls the timing of a fourth change point of the test signal as caused to change by the set signal as delayed by the 2a delay circuit; a 3a delay circuit for delaying a set signal that controls the timing of a first change point of an enable signal to be applied to a diver; and a 3b delay circuit for delaying a reset signal that controls the timing of a second change point of the enable signal to be applied to the diver during a predetermined cycle of a cycle reference signal.
(FR)
La présente invention a trait à un composant de formage d'une forme d'onde d'un dispositif de test présentant un circuit de temporisation (1a) destiné à la temporisation d'un signal de réglage qui contrôle la synchronisation d'un premier point de modification d'un signal de test ; un circuit de temporisation (1b) destiné à la temporisation d'un signal de remise à zéro qui contrôle la synchronisation d'un deuxième point de modification d'un signal de test en vue de la modification par le signal établi suite à la temporisation par le circuit de temporisation (1a) ; un circuit de temporisation (2a) destiné à la temporisation d'un signal de réglage qui contrôle la synchronisation d'un troisième point de modification du signal de test ; un circuit de temporisation (2b) destiné à la temporisation d'un signal de remise à zéro qui contrôle la synchronisation d'un quatrième point de modification du signal de test suite à la temporisation par le circuit de temporisation (2a) ; Un circuit de temporisation (3a) destiné à la temporisation d'un signal de réglage qui contrôle la synchronisation d'un premier point de modification d'un signal d'activation destiné à être appliqué à un plongeur ; et un circuit de temporisation (3b) destiné à la temporisation d'un signal de remise à zéro qui contrôle la synchronisation d'un deuxième point de modification du signal d'activation destiné à être appliqué au plongeur lors d'un cycle prédéterminé d'un signal de référence de cycle.
(JA)
 本発明に係る試験装置の波形成形部は、試験信号の第1の変化点のタイミングを制御するセット信号を遅延させる第1a遅延回路と、第1a遅延回路によって遅延されたセット信号によって変化した試験信号の第2の変化点のタイミングを制御するリセット信号を遅延させる第1b遅延回路と、試験信号の第3の変化点のタイミングを制御するセット信号を遅延させる第2a遅延回路と、第2a遅延回路によって遅延されたセット信号によって変化した試験信号の第4の変化点のタイミングを制御するリセット信号を遅延させる第2b遅延回路と、ドライバに対するイネーブル信号の第1の変化点のタイミングを制御するセット信号を遅延させる第3a遅延回路と、サイクル基準信号の所定のサイクル中における、ドライバに対するイネーブル信号の第2の変化点のタイミングを制御するリセット信号を遅延させる第3b遅延回路とを有する。
Également publié en tant que
KR1020057019717
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