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1. (WO2004100261) TRANCHE DE SEMI-CONDUCTEUR, PLAQUETTE ET COMPOSANT ELECTRONIQUE A PUCES A SEMI-CONDUCTEUR EMPILEES ET PROCEDES DE FABRICATION DESDITS ELEMENTS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/100261    N° de la demande internationale :    PCT/DE2004/000936
Date de publication : 18.11.2004 Date de dépôt international : 04.05.2004
CIB :
H01L 21/98 (2006.01), H01L 23/16 (2006.01), H01L 23/31 (2006.01), H01L 25/065 (2006.01)
Déposants : INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Str. 53, 81669 München (DE) (Tous Sauf US).
GOLLER, Bernd [DE/DE]; (DE) (US Seulement)
Inventeurs : GOLLER, Bernd; (DE)
Mandataire : SCHWEIGER, Martin; Kanzlei Schweiger & Partner, Karl-Theodor-Str. 69, 80803 München (DE)
Données relatives à la priorité :
103 20 579.9 07.05.2003 DE
Titre (DE) HALBLEITERWAFER, NUTZEN UND ELEKTRONISCHES BAUTEIL MIT GESTAPELTEN HALBLEITERCHIPS, SOWIE VERFAHREN ZUR HERSTELLUNG DERSELBEN
(EN) SEMICONDUCTOR WAFER, PANEL AND ELECTRONIC COMPONENT COMPRISING STACKED SEMICONDUCTOR CHIPS, AND METHOD FOR THE PRODUCTION THEREOF
(FR) TRANCHE DE SEMI-CONDUCTEUR, PLAQUETTE ET COMPOSANT ELECTRONIQUE A PUCES A SEMI-CONDUCTEUR EMPILEES ET PROCEDES DE FABRICATION DESDITS ELEMENTS
Abrégé : front page image
(DE)Die Erfindung betrifft einen Halbleiterwafer, einen Nutzen und ein elektronisches Bauteil (26) sowie Verfahren zu deren Herstellung. Dabei weist das elektronische Bauteil (26) einen Stapel aus zwei Halbleiterchips (4, 10) auf. Der obere gestapelte Halbleiterchip (10) ist dünngeschliffen und in Flip-Chip-Technik auf einem zentralen Bereich (5) des unteren Halbleiterchips (4) angeordnet. In einem Randbereich (7) des unteren Halbleiterchips (4) sind Durchkontakte durch eine Einebnungsschicht (12) hindurch zu einer Umverdrahtungslage (22) angeordnet, die ihrerseits Außenkontakte (25) trägt.
(EN)The invention relates to a semiconductor wafer, a panel, an electronic component (26), and a method for the production thereof. Said electronic component (26) comprises a stack consisting of two semiconductor chips (4, 10). The top stacked semiconductor chip (10) is thinly ground and is disposed on a central area (5) of the bottom semiconductor chip (4) according to the flip chip technique. Contacts which contact a rewiring layer (22) through a leveling layer (12) are arranged in an edge area (7) of the bottom semiconductor chip (4). The rewiring layer (22) supports external contacts (25).
(FR)Tranche de semi-conducteur, plaquette et composant électronique (16), ainsi que procédés de fabrication desdits éléments. Ledit composant électronique (26) possède un empilement de deux puces à semi-conducteur (4, 10). La puce à semi-conducteur supérieure (10) est polie jusqu'à obtenir une puce mince et placée selon la technique des puces à bosses sur une zone centrale (5) de la puce à semi-conducteur inférieure (4). Des contacts traversants situés dans une zone de bordure (7) de la puce à semi-conducteur inférieure (4) traversent une couche de nivellement (12) jusqu'à une couche de recâblage (22) qui porte des contacts externes (25).
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)