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1. (WO2004100257) PROCEDE PERMETTANT DE FORMER DES COUCHES D'ENCAPSULATION SELECTIVES SUR DES ELEMENTS METALLIQUES FAIBLEMENT ESPACES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/100257    N° de la demande internationale :    PCT/EP2004/050582
Date de publication : 18.11.2004 Date de dépôt international : 21.04.2004
CIB :
C23C 18/16 (2006.01), H01L 23/532 (2006.01)
Déposants : INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Str. 53, 81669 München (DE) (Tous Sauf US).
BARTH, Hans-Joachim [DE/DE]; (DE) (US Seulement)
Inventeurs : BARTH, Hans-Joachim; (DE)
Mandataire : KINDERMANN, Peter; Postfach 1330, 85627 Grasbrunn (DE)
Données relatives à la priorité :
10/429,470 05.05.2003 US
Titre (EN) METHOD TO FORM SELECTIVE CAP LAYERS ON METAL FEATURES WITH NARROW SPACES
(FR) PROCEDE PERMETTANT DE FORMER DES COUCHES D'ENCAPSULATION SELECTIVES SUR DES ELEMENTS METALLIQUES FAIBLEMENT ESPACES
Abrégé : front page image
(EN)Interconnect layers on a semiconductor device containing logic circuits (microprocessors, Asics or others) or random access memory cells (DRAM's) are formed in a manner to significantly reduce the number of shorts between adjacent conductor/vias with narrow separations in technologies having feature sizes of 0.18 microns or smaller. This is accomplished by etching to form recessed copper top surfaces on each layer after a chemical-mechanical polishing process has been completed. The thickness of a selectively formed barrier layer (36, 52, 68) on the recessed copper surfaces, is controlled to be essentially co-planar with the surrounding insulator surfaces (24, 40, 54). Because the barrier layers are recessed, shorting of adjacent conductive lines is prevented.
(FR)L'invention concerne un procédé permettant de former des couches d'interconnexion sur un dispositif semi-conducteur comprenant des circuits logiques (microprocesseurs, circuits intégrés de type ASIC ou analogues) ou des cellules de mémoire à accès aléatoire (DRAM) de façon à réduire sensiblement le nombre de courts-circuits entre des conducteurs/trous d'interconnexion adjacents faiblement espacés dans des technologies utilisant des éléments dont les dimensions ne dépassent pas 0,18 microns. Ce procédé consiste à graver le dispositif semi-conducteur pour former des surfaces supérieures de cuivre rainurées sur chaque couche après un processus de polissage chimique et mécanique. L'épaisseur d'une couche limite (36, 52, 68) formée sélectivement sur les surfaces de cuivre rainurées est contrôlée de façon à être globalement coplanaire par rapport aux surfaces diélectriques (24, 40, 54) adjacentes. Les rainures dans les couches limite permettent d'éviter les courts-circuits entre des lignes conductrices adjacentes.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)