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1. (WO2004097939) DISPOSITIF MEMOIRE FERROELECTRIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/097939    N° de la demande internationale :    PCT/JP2004/005991
Date de publication : 11.11.2004 Date de dépôt international : 26.04.2004
CIB :
H01L 21/8242 (2006.01), H01L 27/105 (2006.01), H01L 27/108 (2006.01)
Déposants : MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 1006, Oaza Kadoma Kadoma-shi, Osaka 5718501 (JP) (Tous Sauf US).
HIRANO, Hiroshige; (US Seulement)
Inventeurs : HIRANO, Hiroshige;
Mandataire : HAYASE, Kenichi; Hayase & Co. Patent Attorneys 13F, Nissay Shin-Osaka Bldg. 3-4-30, Miyahara, Yodogawa-ku Osaka-shi, Osaka 5320003 (JP)
Données relatives à la priorité :
2003-121194 25.04.2003 JP
Titre (EN) FERROELECTRIC MEMORY DEVICE
(FR) DISPOSITIF MEMOIRE FERROELECTRIQUE
(JA) 強誘電体メモリ装置
Abrégé : front page image
(EN)A ferroelectric memory device (101) has memory cells each composed of a memory cell transistor and a memory cell capacitor. Each memory capacitor (101a) is composed of a lower electrode (2) independent from the other lower electrodes, a ferroelectric layer (3) formed on the lower electrode (2), and an upper electrode (4) formed on the ferroelectric layer (3) and connected to other upper electrodes to serve as a plate electrode. The width of the upper electrode is smaller than that of the ferroelectric layer. Since the width of each upper electrode is smaller than that of each ferroelectric layer, current leak between the upper and lower electrodes is prevented. The intervals between the memory cell capacitors can be decreased without causing current leak between the upper and lower electrodes, thereby achieving a smaller memory cell size.
(FR)Dispositif mémoire ferroélectrique (101) qui possède des cellules de mémoire composées chacune d'un transistor et d'un condensateur. Chaque condensateur (101a) est composé d'une électrode inférieure (2) indépendante des autres électrodes inférieures, d'une couche ferroélectrique (3) formée sur l'électrode inférieure (2) et d'une électrode supérieure (4) formée sur la couche ferroélectrique (3) et connectée aux autres électrodes supérieures pour servir d'électrode plaque. La largeur de l'électrode supérieure est plus petite que celle de la couche ferroélectrique. Etant donné que la largeur de chaque électrode supérieure est plus petite que celle de chaque couche ferroélectrique, les fuites de courant entre les électrodes supérieures et inférieures sont évitées. Les intervalles séparant les condensateurs peuvent être réduits sans provoquer de fuites de courant entre les électrodes supérieures et inférieures, ce qui permet d'obtenir une cellule de mémoire de plus petite taille.
(JA) この発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置(101)において、各メモリセルキャパシタ(101a)を、各メモリセルキャパシタ毎に独立した下部電極(2)と、該下部電極(2)上に形成された強誘電体層(3)と、該強誘電体層(3)上に形成され、複数が共通に接続されてプレート電極を形成する上部電極(4)とから構成し、上部電極の幅を、強誘電体層の幅よりも狭くしたものである。この発明に係る強誘電体メモリ装置では、上部電極の幅を強誘電体層の幅より小さくしたことにより、上部電極と下部電極との間での電流リークを防止することができ、これにより、上部電極と下部電極との間での電流リークの発生を招くことなくメモリセルキャパシタの配置間隔を縮小して、より小さいメモリセルサイズを実現することができる。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)