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1. (WO2004097916) PROCEDE POUR REALISER UN DISPOSITIF SEMI-CONDUCTEUR, TRANCHE DE SEMI-CONDUCTEUR ET DISPOSITIF SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/097916    N° de la demande internationale :    PCT/JP2003/005514
Date de publication : 11.11.2004 Date de dépôt international : 30.04.2003
CIB :
H01L 21/301 (2006.01), H01L 21/3205 (2006.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 211-8588 (JP) (Tous Sauf US).
OTSUKA, Satoshi [JP/JP]; (JP) (US Seulement)
Inventeurs : OTSUKA, Satoshi; (JP)
Mandataire : TAKAHASHI, Keishiro; TAKAHASHI & KITAYAMA, 4th Fl., Okachimachi Tohsei Bldg., 3-12-1, Taito, Taito-ku, Tokyo 110-0016 (JP)
Données relatives à la priorité :
Titre (EN) METHOD FOR FABRICATING SEMICONDUCTOR DEVICE, SEMICONDUCTOR WAFER AND SEMICONDUCTOR DEVICE
(FR) PROCEDE POUR REALISER UN DISPOSITIF SEMI-CONDUCTEUR, TRANCHE DE SEMI-CONDUCTEUR ET DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置の製造方法、半導体ウエハおよび半導体装置
Abrégé : front page image
(EN)A method for fabricating a semiconductor device in which a scribing region can be diced with a high yield. The method for fabricating a semiconductor device comprising (a) a step for providing a semiconductor wafer having a plurality of chip regions in which semiconductor elements are formed, and scribe regions for separating the plurality of chip regions to include a dicing region for cutting wherein a stress relax region is defined on the outside of the dicing region in the scribe region so as to surround each chip region, (b) a step for forming a multilayer wiring structure in which an interlayer insulation layer and a wiring layer are formed alternately on the semiconductor wafer wherein a dummy wiring is arranged in the sparse-wiring-density region of the wiring layer and no dummy wiring is formed in the stress relax region at least in the uppermost wiring layer, (c) a step for forming a cover layer including a passivation layer while covering the multilayer wiring structure, (d) a step for forming a stress relax trench penetrating at least the passivation layer from above in the stress relax region, and (e) a step for dicing the semiconductor wafer in the dicing region.
(FR)La présente invention concerne un procédé pour réaliser un dispositif semi-conducteur dans lequel une zone de rainurage peut être découpée au moyen d'un champ à intensité élevée. Le procédé pour réaliser un dispositif semi-conducteur comprend les étapes suivantes: (a) mise à disposition d'une tranche de semi-conducteur présentant une pluralité de zones de puces dans lesquelles sont formés des éléments semi-conducteurs, et des zones de rainurage qui servent à séparer la pluralité de zones de puces pour définir une zone de découpage, une zone de relâchement de tension étant définie sur l'extérieur de la zone de découpage, dans la zone de rainurage de façon à entourer chaque zone de puces; (b) formation d'une structure de câblage multicouche dans laquelle une couche d'isolation inter-couches et une couche de câblage sont formées de façon alternée sur la tranche de semi-conducteur, un câblage factice étant disposé dans une zone à faible densité de câblage de la couche de câblage, et la zone de relâchement de tension étant dépourvue de câblage factice au moins dans la zone de câblage supérieure; (c) formation d'une couche de revêtement comprenant une couche de passivation et recouvrant la structure de câblage multicouche; (d) formation d'une tranchée de relâchement de tension qui passe au moins dans la couche de passivation depuis le dessus de la zone de relâchement de tension; et (e) découpage de la tranche de semi-conducteur dans la zone de découpage.
(JA) 歩留まり良く、スクライブ領域をダイシングできる半導体装置の製造方法を提供する。 半導体装置の製造方法は、(a)半導体素子を形成した複数のチップ領域と、前記複数のチップ領域を分離し、切断用ダイシング領域を内包するスクライブ領域とを有し、前記スクライブ領域内のダイシング領域より外側に各チップ領域を囲む様に応力解放領域が画定された半導体ウエハを準備する工程と、(b)前記半導体ウエハの上方に、層間絶縁層と配線層とを交互に形成した多層配線構造を形成する工程であって、配線層の配線密度が疎な領域にはダミー配線を配置するとともに、少なくとも最上配線層においては、応力解放領域にダミー配線を形成しない工程と、(c)前記多層配線構造を覆って、パッシベーション層を含むカバー層を形成する工程と、(d)前記応力解放領域において上方から、少なくとも前記パッシベーション層を貫通する応力解放用溝を形成する工程と、(e)前記ダイシング領域において、前記半導体ウエハをダイシングする工程と、を含む。
États désignés : CN, JP, KR, US.
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)