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1. (WO2004097835) STRUCTURE DE MEMOIRE REMANENTE A HAUTE VITESSE, HAUTE LARGEUR DE BANDE ET BASSE TENSION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/097835    N° de la demande internationale :    PCT/IB2003/001594
Date de publication : 11.11.2004 Date de dépôt international : 28.04.2003
CIB :
G11C 11/4091 (2006.01)
Déposants : SOLID STATE SYSTEM CO., LTD. [CN/CN]; 5F-1, No.22 Taiyuen Street, Jubei City, Hsinchu, Taiwan 302 (CN) (Tous Sauf US).
LIN, Chin-Hsi [CN/CN]; (CN) (US Seulement)
Inventeurs : LIN, Chin-Hsi; (CN)
Données relatives à la priorité :
Titre (EN) NONVOLATILE MEMORY STRUCTURE WITH HIGH SPEED HIGH BANDWIDTH AND LOW VOLTAGE
(FR) STRUCTURE DE MEMOIRE REMANENTE A HAUTE VITESSE, HAUTE LARGEUR DE BANDE ET BASSE TENSION
Abrégé : front page image
(EN)A layout of a nonvolatile memory structure has multiple memory array banks and multiple double-ended sense amplifiers. Each of the double-ended sense amplifiers is implemented between two of the memory array banks for sharing use, wherein when one array bank is decoded, the other one array bank serving as a reference array. Wherein, every two of the memory array banks are grouped in one dual bank, and one of the double-ended sense amplifiers is implemented in the dual bank. Alternatively, a predetermined number of the memory array banks are grouped into one bank unit for multiple bank units, and one of the double-ended sense amplifiers is implemented between two of the bank units.
(FR)La topologie d'une structure de mémoire rémanente comprend des blocs mémoire en réseau et des amplificateurs multiples de détection à double tête. Chaque amplificateur de détection à double tête est réalisé entre deux blocs mémoire en réseau pour une utilisation partagée, de sorte que lorsqu'un bloc mémoire en réseau est décodé, l'autre bloc mémoire en réseau sert de réseau de référence. Chaque paire de blocs mémoire en réseau est regroupée en un bloc double et un des amplificateurs de détection à double tête est réalisé dans le bloc double. Alternativement, un nombre prédéterminé de blocs mémoire en réseau est regroupé en une unité qui dessert des unités multiples de blocs mémoire et un des amplificateurs de détection à double tête est réalisé entre deux unités de bloc mémoire.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)