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1. (WO2004095547) PROCEDE ET SYSTEME DE PRODUCTION DE DISPOSITIF A SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/095547    N° de la demande internationale :    PCT/JP2003/005246
Date de publication : 04.11.2004 Date de dépôt international : 23.04.2003
CIB :
G03F 7/20 (2006.01), H01L 21/027 (2006.01), H01L 21/302 (2006.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 211-8588 (JP) (Tous Sauf US).
NAGAI, Kouichi [JP/JP]; (JP) (US Seulement)
Inventeurs : NAGAI, Kouichi; (JP)
Mandataire : OKAMOTO, Keizo; OKAMOTO PATENT OFFICE, Yamanishi Bldg. 4F, 11-7, Nihonbashi Ningyo-cho 3-chome, Chuo-ku, Tokyo 103-0013 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE MANUFACTURING SYSTEM
(FR) PROCEDE ET SYSTEME DE PRODUCTION DE DISPOSITIF A SEMI-CONDUCTEURS
(JA) 半導体装置の製造方法、及び、半導体装置製造システム
Abrégé : front page image
(EN)A semiconductor device manufacturing method characterized in that a step of calculating the exposure time of a photoresist comprises (a) a substep of determining whether or not the variation of the line width of a device pattern (104) or a resist pattern (102a) of a reference chip for semiconductor wafers having the same wafer information as the semiconductor wafer (101) to be exposed and manufactured in the past is in an allowable range over the past semiconductor wafers (101) and (b) a substep of correcting the exposure time of each chip using an exposure correction table (22) if the variation is determined to be in the allowable range at the substep (a).
(FR)L'invention concerne un procédé de production de dispositif à semi-conducteurs caractérisé en ce qu'une étape de calcul du temps d'exposition d'une photorésine comprend : (a) une sous-étape consistant à déterminer si la variation de la largeur de ligne d'un motif (104) du dispositif ou d'un motif (102a) de réserve d'une puce de référence pour des plaquettes de semi-conducteurs présentant les mêmes informations de plaquette que la plaquette de semi-conducteurs (101) à exposer et produite précédemment se situe ou pas dans une plage admissible par rapport aux plaquettes de semi-conducteurs (101) précédentes; et (b) une sous-étape consistant à corriger le temps d'exposition de chaque puce au moyen d'une table de correction d'exposition (22) si la variation est déterminée comme se situant dans la plage admissible de la sous-étape (a).
(JA)フォトレジストに対する露光時間を算出する工程が、(a)対象となる半導体ウエハ101と同じウエハ情報を有する過去に製造された複数の半導体ウエハ101内の基準チップにおけるデバイスパターン104又はレジストパターン102aの線幅のバラツキが、過去の複数の半導体ウエハ101にわたって許容範囲内に収まっていたか否かを判断するステップと、(b)ステップ(a)においてバラツキが許容範囲内に収まっていると判断された場合に、露光補正テーブル22を用いて露光時間をチップ毎に補正するステップと、を備えたことを特徴とする半導体装置の製造方法。
États désignés : JP, US.
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)