WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2004095513) PROCEDE DE DEPOT EN PHASE VAPEUR ACTIVE PAR PLASMA D'UNE COUCHE D'ARRET DE SUBSTRAT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/095513    N° de la demande internationale :    PCT/US2004/011865
Date de publication : 04.11.2004 Date de dépôt international : 16.04.2004
CIB :
C23C 14/04 (2006.01), C23C 14/34 (2006.01), H01L 21/285 (2006.01), H01L 21/768 (2006.01)
Déposants : FREESCALE SEMICONDUCTOR, INC. [US/US]; 6501 William Cannon Drive West, Austin, TX 78735 (US) (Tous Sauf US).
ZHENG, Da [CN/US]; (US) (US Seulement).
DENNING, Dean, J. [US/US]; (US) (US Seulement).
VENTZEK, Peter, L. G. [US/US]; (US) (US Seulement)
Inventeurs : ZHENG, Da; (US).
DENNING, Dean, J.; (US).
VENTZEK, Peter, L. G.; (US)
Mandataire : KING, Robert, L.; Corporate Law Department, Intellectual Property Section, 7700 West Parmer Lane, MD: TX32/PL02, Austin, TX 78729 (US)
Données relatives à la priorité :
10/421,224 23.04.2003 US
Titre (EN) A METHOD FOR PLASMA DEPOSITION OF A SUBSTRATE BARRIER LAYER
(FR) PROCEDE DE DEPOT EN PHASE VAPEUR ACTIVE PAR PLASMA D'UNE COUCHE D'ARRET DE SUBSTRAT
Abrégé : front page image
(EN)A method for depositing a barrier or coating layer (34) in a semiconductor recessed structure (28) within a substrate (20) using a plasma process (62) that includes alternating depositing steps (64) and resputtering steps (66). The depositing step (64) deposits a barrier layer (34), including a thick bottom region (38) and a sidewall region (40) along the recessed structure (28) surface. The resputtering step (66) reduces the barrier layer (34) thickness in the bottom region (38) and increases the barrier layer (34) thickness in the otherwise thinly covered portions of the substrate sidewall region (40). Control of powers ranges supplied to the sputtering target (14) and the substrate (20) achieve the depositing and resputtering steps. The process applies also to other coating layers than barrier layers (34), providing a uniform sidewall coverage and thin bottom coverage, e.g., for permalloy deposition in MRAM devices and dual gate electrode formation in CMOS devices.
(FR)L'invention concerne un procédé de dépôt d'arrêt ou d'une couche de revêtement (34) dans une structure à semiconducteur (28) encastrée dans un substrat (20) au moyen d'un traitement au plasma (62) consistant à alterner les étapes de dépôt (64) et les étapes de repulvérisation cathodiques (66). L'étape de dépôt (64) dépose une couche d'arrêt (34), comprenant une zone de fond épaisse (38) et une zone latérale (40) le long de la surface de la structure (28) encastrée. L'étape de repulvérisation cathodique (66) réduit l'épaisseur de la couche d'arrêt (34) au niveau de la zone inférieure (38) et augmente l'épaisseur de celle-ci (34) au niveau des autres parties finement recouvertes de la zone latérale du substrat (40). Une régulation des niveaux de puissance appliquée à la cible de pulvérisation (14) et le substrat (20) mettent en oeuvre les étapes de dépôt et de repulvérisation cathodique. Le procédé s'applique également à d'autres couches de revêtement que les couches d'arrêt (34) et fournissent une couverture latérale uniforme et une couverture de fond fine, par exemple, destinée au dépôt de permalloy dans des dispositifs MRAM et à la formation d'électrodes de grille double dans des dispositifs MOS complémentaires.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)