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1. (WO2004095471) MEMOIRE SEMI-CONDUCTRICE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/095471    N° de la demande internationale :    PCT/JP2003/005202
Date de publication : 04.11.2004 Date de dépôt international : 23.04.2003
CIB :
G11C 29/00 (2006.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 211-8588 (JP) (Tous Sauf US).
KIKUTAKE, Akira [JP/JP]; (JP) (US Seulement).
ITO, Shigemasa [JP/JP]; (JP) (US Seulement).
KAWABATA, Kuninori [JP/JP]; (JP) (US Seulement)
Inventeurs : KIKUTAKE, Akira; (JP).
ITO, Shigemasa; (JP).
KAWABATA, Kuninori; (JP)
Mandataire : ITOH, Tadahiko; 32nd Floor, Yebisu Garden Place Tower, 20-3, Ebisu 4-chome, Shibuya-ku, Tokyo 150-6032 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR MEMORY
(FR) MEMOIRE SEMI-CONDUCTRICE
(JA) 半導体記憶装置
Abrégé : front page image
(EN)A semiconductor memory comprising a plurality of first fuse latch circuits for making redundant a first address, a plurality of second fuse latch circuits for making redundant a second address, and a circuit for making invalid the plurality of second fuse latch circuits, characterized in that a plurality of first fuses corresponding to the plurality of first fuse latch circuits are located not contiguously to each other but second fuses corresponding to the plurality of second fuse latch circuits are interposed therebetween.
(FR)L'invention concerne une mémoire semi-conductrice comprenant une pluralité de premiers circuits de verrouillage de fusibles rendant une première adresse redondante, une pluralité de seconds circuits de verrouillage de fusibles rendant une seconde adresse redondante et un circuit rendant la pluralité de seconds circuits de verrouillage de fusibles invalide. Cette mémoire est caractérisée en ce qu'une pluralité de premiers fusibles correspondant à la pluralité de premiers circuits de verrouillage de fusibles sont placés de manière non contiguë les uns par rapport aux autres mais des seconds fusibles correspondant à la pluralité de seconds circuits de verrouillage de fusibles sont interposés entre ceux-ci
(JA)半導体記憶装置は、第1のアドレスを冗長するための複数の第1のヒューズラッチ回路と、第2のアドレスを冗長するための複数の第2のヒューズラッチ回路と、複数の第2のヒューズラッチ回路を無効にするための無効回路と、複数の第1のヒューズラッチ回路に対応する複数の第1のヒューズの位置は互いに隣接することがなく、複数の第2のヒューズラッチ回路に対応する第2のヒューズの位置が間に介在することを特徴とする。
États désignés : CN, JP, US.
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)