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1. (WO2004095288) GESTION DE MEMOIRE DANS UN SYSTEME DE TRAITEMENT DE DONNEES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/095288    N° de la demande internationale :    PCT/US2004/003093
Date de publication : 04.11.2004 Date de dépôt international : 04.02.2004
CIB :
G06F 12/02 (2006.01), G06F 12/06 (2006.01)
Déposants : FREESCALE SEMICONDUCTOR, INC. [US/US]; 6501 William Cannon Drive West, Austin, TX 78735 (US) (Tous Sauf US).
MOYER, William, C. [US/US]; (US) (US Seulement).
MARSHALL, Ray [GB/GB]; (GB) (US Seulement)
Inventeurs : MOYER, William, C.; (US).
MARSHALL, Ray; (GB)
Mandataire : GODDARD, Patricia, S.; Freescale Semiconductor, Inc., 7700 West Parmer Lane, MD:TX32/PL02, Austin, TX 78729-8084 (US)
Données relatives à la priorité :
10/393,592 21.03.2003 US
Titre (EN) MEMORY MANAGEMENT IN A DATA PROCESSING SYSTEM
(FR) GESTION DE MEMOIRE DANS UN SYSTEME DE TRAITEMENT DE DONNEES
Abrégé : front page image
(EN)Memory management in a data processing system (10) is achieved by using one or more timing bits (54) to specify a timing parameter of a memory (18, 19, 34). To implement this in some embodiments of the present invention, a memory array (32, 33, 42) is multiple-mapped in the physical memory map (70) of processor (12) and the address bits (54) associated with the multiple-mapping are used to directly control timing parameters of the memory arrays (32, 33, 42). This allows for flexible timing specifications to be derived quickly on an access by access basis without requiring any additional control storage overhead.
(FR)L'invention concerne un procédé destiné à la gestion de la mémoire dans un système de traitement de données, consistant à utiliser un ou plusieurs bits de synchronisation (54) pour spécifier un paramètre de synchronisation d'une mémoire (18, 19, 34). Pour mettre en oeuvre ce procédé dans certains modes de réalisation de la présente invention, un réseau de mémoire (32, 33, 42) est soumis à un adressage multiple dans le topogramme de la mémoire physique (70) du processeur (12) et les bits d'adresse (54) associés à l'adressage multiple sont utilisés pour directement contrôler les paramètres de synchronisation des réseaux de mémoire (32, 33, 42). Ce procédé permet de dériver rapidement des spécifications de synchronisation flexibles accès par accès sans dépassements de mémoire de contrôle supplémentaires.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)