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1. (WO2004064161) PROCEDE DE FABRICATION D'UN CIRCUIT INTEGRE A SEMICONDUCTEUR ET CIRCUIT INTEGRE A SEMICONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/064161    N° de la demande internationale :    PCT/JP2004/000172
Date de publication : 29.07.2004 Date de dépôt international : 14.01.2004
CIB :
H01L 21/331 (2006.01), H01L 21/8222 (2006.01), H01L 27/082 (2006.01), H01L 29/737 (2006.01)
Déposants : MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 1006, Oaza Kadoma Kadoma-shi Osaka 571-8501 (JP) (Tous Sauf US).
ASAI, Akira [JP/JP]; (JP) (US Seulement).
TAKAGI, Takeshi [JP/JP]; (JP) (US Seulement)
Inventeurs : ASAI, Akira; (JP).
TAKAGI, Takeshi; (JP)
Mandataire : SAEGUSA, Eiji; Kitahama TNK Building 1-7-1, Doshomachi Chuo-ku Osaka-shi, Osaka 541-0045 (JP)
Données relatives à la priorité :
2003-005686 14.01.2003 JP
Titre (EN) SEMICONDUCTOR INTEGRATED CIRCUIT MANUFACTURING METHOD AND SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) PROCEDE DE FABRICATION D'UN CIRCUIT INTEGRE A SEMICONDUCTEUR ET CIRCUIT INTEGRE A SEMICONDUCTEUR
(JA) 半導体集積回路の製造方法および半導体集積回路
Abrégé : front page image
(EN)A semiconductor integrated circuit having a plurality of bipolar transistors. The plurality of bipolar transistors are formed as follows. In a plurality of transistor creation regions (Al,A2),a second conductive base layer (4) containing germanium is formed on the surface of a first conductive collector layer (2), and a first conductive emitter layer (6) made of a semiconductor material having a greater band gap than the base layer (4) is formed on the surface of the second conductive base layer (4). Between the plurality of transistor creation regions (Al, A2), emitter layers (6, 61) contain different concentrations of impurities. Thus, at the base-emitter junction boundaries of the at least two transistor creation regions (Al, A2), germanium concentrations are different, which in turn results in different ON voltages required for ON-operation of the plurality of bipolar transistors. This semiconductor integrated circuit can reduce power consumption while maintaining preferable performance of the bipolar transistors.
(FR)L'invention concerne un circuit intégré à semiconducteur comportant plusieurs transistors bipolaires. Ces transistors bipolaires sont formés comme suit : dans plusieurs zones de création de transistor (A1, A2), une seconde couche de base conductrice (4) contenant du germanium est formée sur la surface d'une première couche collectrice conductrice (2), et une première couche émettrice conductrice (6) produite à partir d'un matériau à semiconducteur à largeur de bande interdite supérieure à celle de la couche de base (4) est formée sur la surface de la seconde couche de base conductrice (4). Entre les zones de création de transistor (A1, A2), les couches émettrices (6, 61) contiennent différentes concentrations d'impuretés. Ainsi, aux limites d'interconnexion base-émetteur d'au moins deux zones de création de transistor (A1, A2), les concentrations de germanium sont différentes, ce qui conduit à différentes tensions MARCHE nécessaires pour une opération MARCHE des transistors bipolaires. Ce circuit intégré à semiconducteur peut réduire la consommation de puissance, tout en maintenant une meilleure performance des transistors bipolaires.
(JA)複数のバイポーラトランジスタを備えた半導体集積回路であって、複数のトランジスタ作製領域(A1,A2)において、第1導電型のコレクタ層(2)の表面側に形成されていると共にゲルマニウムを有する第2導電型のベース層(4)の表面側に、ベース層(4)よりもバンドギャップが大きい半導体材料からなる第1導電型のエミッタ層(6)が形成されていることにより複数のバイポーラトランジスタが構成されており、複数のトランジスタ作製領域(A1,A2)間において、エミッタ層(6、61)に含まれる不純物の濃度が異なっており、これによって、少なくとも2つのトランジスタ作製領域(A1,A2)がそれぞれ有するベース−エミッタ接合界面におけるゲルマニウムの濃度が異なることにより、複数のバイポーラトランジスタをオン動作させるために必要なオン電圧が異なる半導体集積回路である。この半導体集積回路によれば、バイポーラトランジスタの性能を良好に維持しつつ低消費電力化が可能になる。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)