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1. (WO2004062107) MODULATEUR $G(S)$G(D) DE CIRCUIT PLL
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/062107    N° de la demande internationale :    PCT/JP2002/013701
Date de publication : 22.07.2004 Date de dépôt international : 26.12.2002
CIB :
H03L 7/197 (2006.01), H03M 7/36 (2006.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 211-8588 (JP) (Tous Sauf US).
HASEGAWA, Morihito [JP/JP]; (JP) (US Seulement)
Inventeurs : HASEGAWA, Morihito; (JP)
Mandataire : ONDA, Hironori; 12-1, Ohmiya-cho 2-chome, Gifu-shi, Gifu 500-8731 (JP)
Données relatives à la priorité :
Titre (EN) Σ&Dgr; MODULATOR OF PLL CIRCUIT
(FR) MODULATEUR $G(S)$G(D) DE CIRCUIT PLL
(JA) PLL回路のΣΔ変調器
Abrégé : front page image
(EN)A Σ&Dgr; modulator for producing a modulation signal that modulates the frequency division ratio of a comparison frequency divider of a PLL circuit. A plurality of integrators (9a-9c) connected in series integrate input signals (F), and output overflow signals (OF1-OF3) when the integrated values exceed a predetermined value. Differentiators (10a-10f) forward the overflow signals (OF1-OF3) of the integrators (9a-9c). An adder (51) multiplies output signals (a-f) of the differentiators by predetermined factors and adds the multiplied values together. The absolute values of the predetermined factors of the adder (51) are set to be less than a predetermined value. This setting reduces the modulation width of the modulation signal.
(FR)L'invention concerne un modulateur $g(S)$g(D) permettant de produire un signal de modulation qui module le rapport de répartition de fréquence d'un répartisseur de fréquence de comparaison d'un circuit PLL. Une pluralité d'intégrateurs (9a-9c) reliés en série intègrent des signaux d'entrée (F), et des signaux de débordement de sortie (OF1-OF3) lorsque les valeurs intégrées dépassent une valeur prédéterminée. Des différenciateurs (10a-10f) transmettent les signaux de débordement (OF1-OF3) des intégrateurs (9a-9c). Un additionneur (51) multiplie les signaux de sortie (a-f) des différenciateurs au moyen de facteurs prédéterminés et ajoutent ensemble les valeurs multipliées. Les valeurs absolues des facteurs prédéterminés de l'additionneur (51) sont fixées de manière à être inférieures à une valeur prédéterminée, ce qui permet de réduire la largeur de modulation des signaux de modulation.
(JA)not available
États désignés : CN, JP, US.
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, SI, SK, TR).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)