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1. (WO2004062072) PROTECTION ET REDUCTION DE SURTENSION SUR PROCESSEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/062072    N° de la demande internationale :    PCT/US2003/040211
Date de publication : 22.07.2004 Date de dépôt international : 18.12.2003
CIB :
H02M 1/00 (2007.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard, Santa Clara, CA 95052 (US)
Inventeurs : NGUYEN, Don; (US).
WAIZMAN, Alex; (IL)
Mandataire : MALLIE, Michael, J.; Blakely, Sokoloff, Taylor & Zafman LLP, 7th floor, 12400 Wilshire Boulevard, Los Angeles, CA 90025-1026 (US)
Données relatives à la priorité :
10/331,944 31.12.2002 US
10/735,674 16.12.2003 US
Titre (EN) APPARATUS AND METHOD FOR CPU SURGE REDUCTION AND PROTECTION
(FR) PROTECTION ET REDUCTION DE SURTENSION SUR PROCESSEUR
Abrégé : front page image
(EN)Methods and systems of providing power to a central processing unit (CPU) provide for enhanced surge protection during CPU current consumption going from high current to low current consumption. In one approach, a circuit as a power output stage with an output node, and a controller circuit coupled to the power output stage. The controller circuit selectively switches the power output stage into a current ramp down mode based on detection of a voltage surge at the output node. The power output stage has an associated current ramp down rate. The CPU is coupled to the output node and a surge notification input of the power output stage, where the power output stage accelerates the current ramp down based on a notification signal from the CPU for a duration proportional to the change in CPU current consumption from high to low current consumption.
(FR)L'invention concerne des procédés et des systèmes de fourniture de puissance à une unité centrale de traitement (CPU) assurant la protection contre des surtensions pendant la consommation de courant de l'unité centrale de traitement allant d'une consommation de courant haute à basse. Dans un mode de réalisation, un circuit d'étage de puissance avec un noeud de sortie est couplé à un circuit d'unité de commande. Le circuit d'unité de commande commute sélectivement l'étage de puissance dans un mode de décroissance de courant basé sur la détection d'une montée subite de tension au noeud de sortie. L'étage de puissance comporte un débit de courant décroissant associé. L'unité centrale de traitement est couplée au noeud de sortie et à une entrée d'avis de surtension de l'étage de puissance, l'étage de puissance accélérant la décroissance de courant sur la base d'un signal d'avis provenant de l'unité centrale de traitement selon une durée proportionnelle au changement de la consommation de courant de l'unité centrale de traitement d'une consommation de courant haute à basse.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)