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1. (WO2004059738) CELLULE MEMOIRE A TRANSISTOR A EFFET DE CHAMP A AILERON DE SEMI-CONDUCTEUR, DISPOSITIF A CELLULES MEMOIRE A TRANSISTOR A EFFET DE CHAMP A AILERON DE SEMI-CONDUCTEUR, ET PROCEDE POUR REALISER UNE CELLULE MEMOIRE A TRANSISTOR A EFFET DE CHAMP A AILERON DE SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/059738    N° de la demande internationale :    PCT/EP2003/014473
Date de publication : 15.07.2004 Date de dépôt international : 18.12.2003
Demande présentée en vertu du Chapitre 2 :    22.06.2004    
CIB :
G11C 11/21 (2006.01), G11C 11/34 (2006.01), H01L 21/28 (2006.01), H01L 21/336 (2006.01), H01L 27/108 (2006.01), H01L 27/115 (2006.01)
Déposants : INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Str. 53, 81669 München (DE) (Tous Sauf US).
DREESKORNFELD, Lars [DE/DE]; (DE) (US Seulement).
HARTWICH, Jessica [DE/DE]; (DE) (US Seulement).
HOFMANN, Franz [DE/DE]; (DE) (US Seulement).
KRETZ, Johannes [AT/DE]; (DE) (US Seulement).
SPECHT, Michael [DE/DE]; (DE) (US Seulement)
Inventeurs : DREESKORNFELD, Lars; (DE).
HARTWICH, Jessica; (DE).
HOFMANN, Franz; (DE).
KRETZ, Johannes; (DE).
SPECHT, Michael; (DE)
Mandataire : KÜHN, Armin; Viering, Jentschura & Partner, Steinsdorfstr. 6, 80538 München (DE)
Données relatives à la priorité :
102 60 334.0 20.12.2002 DE
Titre (DE) FIN-FELDEFFEKTTRANSISTOR-SPEICHERZELLE, FIN-FELDEFFEKTTRANSISTOR-SPEICHERZELLEN-ANORDNUNG UND VERFAHREN ZUM HERSTELLEN EINER FIN-FELDEFFEKTTRANSISTOR-SPEICHERZELLE
(EN) FIN FIELD EFFECT TRANSISTOR MEMORY CELL, FIN FIELD EFFECT TRANSISTOR MEMORY CELL ARRANGEMENT, AND METHOD FOR THE PRODUCTION OF A FIN FIELD EFFECT TRANSISTOR MEMORY CELL
(FR) CELLULE MEMOIRE A TRANSISTOR A EFFET DE CHAMP A AILERON DE SEMI-CONDUCTEUR, DISPOSITIF A CELLULES MEMOIRE A TRANSISTOR A EFFET DE CHAMP A AILERON DE SEMI-CONDUCTEUR, ET PROCEDE POUR REALISER UNE CELLULE MEMOIRE A TRANSISTOR A EFFET DE CHAMP A AILERON DE SEMI-CONDUCTEUR
Abrégé : front page image
(DE)Die Erfindung betrifft eine Fin-Feldeffekttransistor-Speicherzelle (200), eine Fin-Feldeffekttransistor-Speicherzellen-Anordnung und ein Verfahren zum Herstellen einer Fin-Feldeffekttransistor-Speicherzelle. Die Fin-Feldeffekttransistor-Speicherzelle enthält einen ersten (201) und einen zweiten (202) Source-/Drain-Bereich sowie einen Gate-Bereich. Ferner weist die Speicherzelle eine den Kanal-Bereich aufweisende Halbleiter-Finne (204) zwischen dem ersten und dem zweiten Source-/Drain-Bereich auf. Darüber hinaus ist eine Ladungsspeicherschicht (207, 208) bereitgestellt, die zumindest teilweise auf dem Gate-Bereich angeordnet ist. Ein Wortleitungs-Bereich (205, 206) ist auf zumindest einem Teil der Ladungsspeicherschicht angeordnet. Die Ladungsspeicherschicht ist derart eingerichtet, dass mittels Anlegens vorgebbarer elektrischer Potentiale an die Fin-Feldeffekttransistor-Speicherzelle in die Ladungsspeicherschicht elektrische Ladungsträger selektiv einbringbar oder daraus entfernbar sind.
(EN)The invention relates to a fin field effect transistor memory cell (200), a fin field effect transistor memory cell arrangement, and a method for producing a fin field effect transistor memory cell. Said fin field effect transistor memory cell comprises a first (201) and a second (202) source/drain area and a gate area. The memory cell further comprises a semiconductor fin (204) encompassing the channel zone between the first and the second source/drain area. Also provided is a charge storage layer (207, 208) that is disposed at least in part on the gate area. A wordline area (205, 206) is arranged in at least one sector of the charge storage layer. The charge storage layer is designed such that electric charge carriers can be selectively introduced into or removed from the charge storage layer by applying predefined electrical potentials to the fin field effect transistor memory cell.
(FR)La présente invention concerne une cellule mémoire à transistor à effet de champ à aileron de semi-conducteur (200), un dispositif à cellules mémoire à transistor à effet de champ à aileron de semi-conducteur, et un procédé pour réaliser une cellule mémoire à transistor à effet de champ à aileron de semi-conducteur. La cellule mémoire à transistor à effet de champ à aileron de semi-conducteur comprend une première (201) et une seconde (202) zone source/drain et une zone porte. La cellule mémoire présente également un aileron de semi-conducteur (204) dans lequel est formée la zone canal, situé entre la première et la seconde zone source/drain. De plus, une couche d'accumulation de charges (207, 208) se trouve au moins partiellement sur la zone porte. Une zone ligne de mot (205, 206) est disposée sur au moins une partie de la couche d'accumulation de charges. La couche d'accumulation de charges est conçue de sorte que l'application de potentiels électriques prédéterminés à la cellule mémoire à transistor à effet de champ à aileron de semi-conducteur rend possible l'introduction ou l'extraction sélective de porteurs de charge électrique dans la couche d'accumulation de charges.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)