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1. (WO2004059727) PROCEDES DE FORMATION D'UNE STRUCTURE ET D'UN ESPACEUR, FINFET CORRESPONDANT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/059727    N° de la demande internationale :    PCT/US2002/040869
Date de publication : 15.07.2004 Date de dépôt international : 19.12.2002
Demande présentée en vertu du Chapitre 2 :    14.07.2004    
CIB :
H01L 21/84 (2006.01)
Déposants : INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road, Armonk, NY 10504 (US) (Tous Sauf US).
FRIED, David, M. [US/US]; (US) (US Seulement).
NOWAK, Edward, J. [US/US]; (US) (US Seulement).
RAINEY, BethAnn [US/US]; (US) (US Seulement)
Inventeurs : FRIED, David, M.; (US).
NOWAK, Edward, J.; (US).
RAINEY, BethAnn; (US)
Mandataire : PEPPER, Margaret, A.; International Business Machines Corporation, Dept. 18G, Building 300/482, 2070 Route 52, Hopewell Junction, NY 12533 (US)
Données relatives à la priorité :
Titre (EN) METHODS OF FORMING STRUCTURE AND SPACER AND RELATED FINFET
(FR) PROCEDES DE FORMATION D'UNE STRUCTURE ET D'UN ESPACEUR, FINFET CORRESPONDANT
Abrégé : front page image
(EN)Methods for forming a spacer (44) for a first structure (24, 124), such as a gate structure of a FinFET, and at most a portion of a second structure (14), such as a fin, without detrimentally altering the second structure. The methods generate a first structure (24) having a top portion (30, 130) that overhangs an electrically conductive lower portion (32, 132) and a spacer (44) under the overhang (40, 140). The overhang (40, 140) may be removed after spacer processing. Relative to a FinFET, the overhang protects parts of the fin (14) such as regions adjacent and under the gate structure (24, 124), and allows for exposing sidewalls of the fin (14) to other processing such as selective silicon growth and implantation. As a result, the methods allow sizing of the fin (14) and construction of the gate structure (24, 124) and spacer without detrimentally altering (e.g., eroding by forming a spacer thereon) the fin (14) during spacer processing. A FinFET (100) including a gate structure (24, 124) and spacer (44) is also disclosed.
(FR)La présente invention concerne des procédés permettant de former un espaceur (44) pour une première structure (24, 124) telle qu'une structure de gâchette d'un FinFET et tout au plus, une partie d'une deuxième structure (14), telle qu'une nervure, sans altérer de manière adverse la deuxième structure. Les procédés permettent de produire une première structure (24) comportant une partie supérieure (30, 130) qui surplombe une partie inférieure conductrice (32, 132) et un espaceur (44) situé sous la partie en surplomb (40, 140). La partie en surplomb (40, 140) peut être éliminée après le traitement de l'espaceur. Par rapport à un FinFET, la partie en surplomb protège des parties de la nervure (14) telles que des régions qui sont adjacentes à la structure de gâchette (24, 124) et des régions qui sont situées sous cette dernière et permet d'exposer des parois latérales de la nervure (14) pour un autre traitement tel que la croissance sélective de silicium et l'implantation. Les procédés selon l'invention permettent ainsi de dimensionner la nervure (14) et de construire la structure de gâchette (24, 124) et l'espaceur sans altérer de manière adverse (par exemple, du fait de l'érosion liée à la formation d'un espaceur sur cette dernière) la nervure (14) pendant le traitement de l'espaceur. Un FinFET (100) comprenant une structure de gâchette (24, 124) et un espaceur (44) est également présenté.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)