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1. (WO2004059726) STRUCTURE ANTIFUSIBLE INTEGREE POUR DISPOSITIFS FINFET ET CMOS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/059726    N° de la demande internationale :    PCT/US2002/041182
Date de publication : 15.07.2004 Date de dépôt international : 20.12.2002
Demande présentée en vertu du Chapitre 2 :    20.07.2004    
CIB :
H01L 23/525 (2006.01), H01L 27/118 (2006.01), H01L 27/12 (2006.01)
Déposants : INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road, Armonk, NY 10504 (US) (Tous Sauf US).
RANKIN, Jed, H. [US/US]; (US) (US Seulement).
ABADEER, Wagdi, W. [US/US]; (US) (US Seulement).
BROWN, Jeffrey, S. [US/US]; (US) (US Seulement).
CHATTY, Kiran, V. [IN/US]; (US) (US Seulement).
TONTI, William, R. [US/US]; (US) (US Seulement).
GAUTHIER, Robert, J., Jr. [US/US]; (US) (US Seulement).
FRIED, David, M. [US/US]; (US) (US Seulement)
Inventeurs : RANKIN, Jed, H.; (US).
ABADEER, Wagdi, W.; (US).
BROWN, Jeffrey, S.; (US).
CHATTY, Kiran, V.; (US).
TONTI, William, R.; (US).
GAUTHIER, Robert, J., Jr.; (US).
FRIED, David, M.; (US)
Mandataire : ANDERSON, Jay, H.; International Business Machines Corporation, ZIP 482, 2070 Route 52, Hopewell Junction, NY 12533 (US)
Données relatives à la priorité :
Titre (EN) INTEGRATED ANTIFUSE STRUCTURE FOR FINFET AND CMOS DEVICES
(FR) STRUCTURE ANTIFUSIBLE INTEGREE POUR DISPOSITIFS FINFET ET CMOS
Abrégé : front page image
(EN)A method is described for fabricating and antifuse structure (100) integrated with a semiconductor device such as a FINFET or planar CMOS devise. A region of semiconducting material (11) is provided overlying an insulator (3) disposed on a substrate (10); an etching process exposes a plurality of corners (111-114) in the semiconducting material. The exposed corners are oxidized to form elongated tips (111t-114t) at the corners; the oxide (31) overlying the tips is removed. An oxide layer (51), such as a gate oxide, is then formed on the semiconducting material and overlying the corners; this layer has a reduced thickness at the corners. A layer of conducting material (60) is formed in contact with the oxide layer (51) at the corners, thereby forming a plurality of possible breakdown paths between the semiconducting material and the layer of conducting material through the oxide layer. Applying a voltage, such as a burn-in voltage, to the structure converts at least one of the breakdown paths to a conducting path (103, 280).
(FR)L'invention concerne un procédé permettant de réaliser une structure anitfusible (100) intégrée à un dispositif semi-conducteur tel qu'un dispositif FINFET ou CMOS plat. Une région de matériau semi-conducteur (11) vient recouvrir un isolant (3) disposé sur un substrat (10). Une attaque permet d'exposer une pluralité de redans (111-114) dans le matériau semi-conducteur. Une fois oxydés, ces redans forment des pointes de forme allongée (111t-114t) aux coins; après retrait de l'oxyde (31) recouvrant les points, on forme une couche oxyde (51) telle qu'un oxyde de grille sur le matériau semi-conducteur recouvrant les coins. Cette couche présente une épaisseur réduite aux angles. Une couche de matériau conducteur (60) est formée en contact avec la couche oxyde (51) aux angles, ce qui permet d'obtenir une pluralité de chemins de claquage entre le matériau semi-conducteur et la couche de matériau conducteur au travers de la couche oxyde. Lorsque l'on applique une tension, par exemple une tension de vieillissement artificiel, la structure, on transforme au moins l'un des chemins de claquage en un chemin conducteur (103, 280).
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)