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1. (WO2004057652) PROCEDE DE SIMULATION DE DISPOSITIF CIRCUIT A SEMICONDUCTEUR ET SIMULATEUR DE DISPOSITIF CIRCUIT A SEMICONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/057652    N° de la demande internationale :    PCT/JP2003/016385
Date de publication : 08.07.2004 Date de dépôt international : 19.12.2003
CIB :
G06F 17/50 (2006.01), H01L 21/00 (2006.01), H01L 21/02 (2006.01), H01L 21/336 (2006.01), H01L 21/82 (2006.01), H01L 21/8234 (2006.01), H01L 27/088 (2006.01), H01L 29/00 (2006.01), H01L 29/78 (2006.01)
Déposants : SONY CORPORATION [JP/JP]; 7-35, Kitashinagawa 6-chome, Shinagawa-ku, Tokyo 141-0001 (JP) (Tous Sauf US).
USUI, Hiroki [JP/JP]; (JP) (US Seulement)
Inventeurs : USUI, Hiroki; (JP)
Mandataire : SATOH, Takahisa; Sohshin International Patent Office, 4F, Miyaki Bldg., 4-2, Yanagibashi 2-chome, Taito-ku, Tokyo 111-0052 (JP)
Données relatives à la priorité :
2002-368046 19.12.2002 JP
Titre (EN) SEMICONDUCTOR CIRCUIT DEVICE SIMULATION METHOD AND SEMICONDUCTOR CIRCUIT DEVICE SIMULATOR
(FR) PROCEDE DE SIMULATION DE DISPOSITIF CIRCUIT A SEMICONDUCTEUR ET SIMULATEUR DE DISPOSITIF CIRCUIT A SEMICONDUCTEUR
(JA) 半導体回路装置のシミュレーション方法および半導体回路装置のシミュレータ
Abrégé : front page image
(EN)A simulator for accurately simulating the degree of degradation and the degree of recovery of a characteristic of a transistor so as to design a semiconductor device with high reliability. A method for the simulation is also disclosed. If a negative gate voltage (negative bias voltage) Vg is applied to the gate of a transistor, the characteristics of the transistor will degrade. When the application of the negative gate voltage Vg is ceased (namely, when a bias-free voltage is applied), the degraded characteristics of the transistor will recover. Taking a log of the application time t of the gate voltage, log(t), and using constants CD, BD dependent on the negative bias voltage, the degree of degradation &Dgr;PD(t)=CD+BD·log(t) is calculated. Using constants CR, BR dependent on the bias-free voltage, the degree of recovery &Dgr;PR(t)=CR+BR·log(t) is calculated. The degree of degradation (&Dgr;PD), the degree of recovery (&Dgr;PR), and the fundamental degradation (XD) are summed. Preferably, by dividing the passage time into time divisions and using a degradation function and a recovery function different every time division, the degree of degradation and the degree of recovery for each time division are determined.
(FR)L'invention concerne un simulateur permettant de simuler avec précision le degré de dégradation et le degré de rétablissement d'une caractéristique d'un transistor, afin de concevoir un dispositif à semiconducteur de haute fiabilité. Ladite invention concerne également un procédé de simulation. Si une tension de grille négative (tension de polarisation négative) Vg est appliquée à la grille d'un transistor, les caractéristiques du transistor vont se dégrader. Si cette tension de grille négative Vg n'est plus appliquée (c.-à-d. si une tension sans polarisation est appliquée), les caractéristiques dégradées du transistor se rétabliront. On calcule le degré de dégradation $g(D)PD(t)=CD+BD log(t) en prenant un logarithme de la durée d'application t de la tension de grille log(t) et en utilisant des constantes CD, BD dépendant de la tension de polarisation négative. On calcule le degré de rétablissement $g(D)PR(t)=CR+BR log(t) en utilisant des constantes CR, BR dépendant de la tension sans polarisation. Le degré de dégradation ($g(D)PD), le degré de rétablissement ($g(D)PR) et la dégradation fondamentale (XD) sont totalisés. On détermine, de préférence, le degré de dégradation et le degré de rétablissement pour chaque répartition dans le temps en divisant la durée de passage en répartitions dans le temps et en utilisant une fonction de dégradation et une fonction de rétablissement différentes pour chaque répartition dans le temps
(JA)トランジスタの特性の劣化量および回復量を正確にシミュレーションし、半導体装置を信頼性良く設計することを可能とするシミュレータおよびその方法を提供する。トランジスタのゲートに負レベルのゲート電圧(ネガティブバイアス電圧)Vgを印加するとトランジスタの特性は劣化する。負レベルのゲート電圧Vgの印加を解除すると(バイアスフリー電圧を印加すると)、劣化したトランジスタの特性は回復する。劣化期間と回復期間において、ゲート電圧の印加時間tについて対数log(t)をとり、ネガティブバイアス電圧に依存する定数CD、BDを用いて劣化量ΔPD(t)=CD+BD・log(t)を計算し、バイアスフリー電圧に依存する定数CR、BRを用いて回復量ΔPR(t)=CR+BR・log(t)とを計算して、劣化量(ΔPD)と回復量(ΔPR)と基礎劣化量(XD)と総和する。好ましくは、時間経過を区分し、各時間範囲ごとに異なる劣化関数と回復関数を用いて、各時間範囲ごとの劣化量と回復量を求める。
États désignés : CN, KR, US.
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)