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1. (WO2004057487) SYNCHRONISATION DE RESEAU
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2004/057487 N° de la demande internationale : PCT/GB2003/005451
Date de publication : 08.07.2004 Date de dépôt international : 12.12.2003
CIB :
G06F 1/12 (2006.01) ,G06F 15/80 (2006.01)
Déposants : NOLAN, John, Matthew[GB/GB]; GB (UsOnly)
DEALTRY, Roger, Paul[GB/GB]; GB (UsOnly)
PICOCHIP DESIGNS LIMITED[GB/GB]; Second Floor Suite Riverside Buildings 108 Walcot Street Bath BA1 5GB, GB (AllExceptUS)
Inventeurs : NOLAN, John, Matthew; GB
DEALTRY, Roger, Paul; GB
Mandataire : O'CONNELL, David, Christopher; Haseltine Lake Imperial House 15-19 Kingsway London WC2B 6UD, US
Données relatives à la priorité :
0229788.520.12.2002GB
Titre (EN) ARRAY SYNCHRONISATION
(FR) SYNCHRONISATION DE RESEAU
Abrégé : front page image
(EN) A method is disclosed for achieving synchronization in an array of semi-synchronous devices. A processor array has an array of processor elements, wherein each of said processor elements comprises a cycle counter, and a master processor element is able to transmit control command signals to each of the other processor elements. Each processor element is such that, on receipt of a control command signal, it acts on that signal only when its cycle counter reaches a predetermined value, and the master processor element is such that it transmits control command signals only when its cycle counter takes a value which is within a predetermined range, or 'safe window'. By appropriate setting of the 'safe window', it can be guaranteed that, when the master processor element transmits a control command signal to each of the other processor elements, those command control signals are acted upon at corresponding times within the other processor elements.
(FR) L'invention concerne un procédé de réalisation de synchronisation dans un réseau de dispositifs semi-synchrones. Un réseau de processeur comporte un réseau d'éléments de processeur, où chacun des éléments de processeur comporte un compteur de cycle, et un élément de processeur principal permet de transmettre des signaux de commande de régulation à chacun des autres éléments de processeur. Chaque élément de processeur est tel que, à la réception d'un signal de commande de régulation, il agit sur ce signal seulement quand son compteur de cycle atteint une valeur déterminée, et l'élément de processeur principal est tel qu'il transmet des signaux de commande de régulation seulement quand son compteur de cycle prend une valeur qui est dans une plage déterminée, ou fenêtre. Par un réglage de la fenêtre, il est possible de garantir que, quand l'élément de processeur principal transmet un signal de commande de régulation à chacun des autres éléments de processeur, ces signaux de commande sont mis en oeuvre à des instants correspondants dans les autres éléments de processeur.
États désignés : US
Office européen des brevets (OEB (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)