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1. (WO2004055688) RESEAU DE TRAITEMENT ECHELONNABLE PERMETTANT D'EFFECTUER DES RECHERCHES ET DES AJOUTS DANS UNE MEMOIRE ASSOCIATIVE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2004/055688    N° de la demande internationale :    PCT/GB2003/005532
Date de publication : 01.07.2004 Date de dépôt international : 17.12.2003
CIB :
G06F 15/80 (2006.01)
Déposants : ASPEX TECHNOLOGY LIMITED [GB/GB]; Denmark House, Denmark Street, High Wycombe, Buckinghamshire HP11 2ER (GB) (Tous Sauf US).
JALOWIECKI, Ian [GB/GB]; (GB) (US Seulement).
WHITTAKER, Martin [GB/GB]; (GB) (US Seulement).
LANCASTER, John [GB/GB]; (GB) (US Seulement).
BOUGHTON, Donald [GB/GB]; (GB) (US Seulement)
Inventeurs : JALOWIECKI, Ian; (GB).
WHITTAKER, Martin; (GB).
LANCASTER, John; (GB).
BOUGHTON, Donald; (GB)
Mandataire : AHMAD, Sheikh, Shakeel; David Keltie Associates, Fleet Place House, 2 Fleet Place, London EC4M 7ET (GB)
Données relatives à la priorité :
0229368.6 17.12.2002 GB
Titre (EN) SCALABLE PROCESSING NETWORK FOR SEARCHING AND ADDING IN A CONTENT ADDRESSABLE MEMORY
(FR) RESEAU DE TRAITEMENT ECHELONNABLE PERMETTANT D'EFFECTUER DES RECHERCHES ET DES AJOUTS DANS UNE MEMOIRE ASSOCIATIVE
Abrégé : front page image
(EN)An alternation network for use with a content addressable memory for implementing a divide and conquer algorithm is described. The alternation network comprises: a plurality of alternation modules connected in series together, each module comprising: a plurality of cascaded logic gates arranged to propagate a match parity signal via the gates along at least part of a matching result vector, the matching result vector being generated by execution of a matching instruction on the content addressable memory, and the logic gates being configured to change the parity of the match parity signal in accordance with the matching result vector; and a vector output arranged to output a parity level vector of the propagated match parity signal present at the each gate of the plurality of logic gates; a logic network for dividing the matching result vector into an odd match vector and an even match vector representing respectively odd and even numbered elements of the matching result vector, by use of the parity level vector; and means for writing a selected one of the odd and even match vectors to the content addressable memory.
(FR)L'invention concerne un réseau alternatif à utiliser avec une mémoire associative et permettant de mettre en oeuvre un algorithme de division-fusion. Le réseau alternatif comprend: une pluralité de modules alternatifs connectés ensemble en série, chaque module comprenant: une pluralité de grilles logiques en cascade, disposées de manière à propager un signal de parité d'appariement, par l'intermédiaire des grilles le long d'au moins une partie d'un vecteur de résultat d'appariement, le vecteur de résultat d'appariement étant produit par exécution d'une instruction d'appariement sur la mémoire associative, et les grilles logiques étant conçues de manière à changer la parité de signal de parité d'appariement selon le vecteur de résultat d'appariement; et une sortie de vecteur disposée de manière à émettre un vecteur de niveau de parité du signal de parité d'appariement propagé présent au niveau de chaque grille de la pluralité de grilles logiques; un réseau logique permettant de diviser le vecteur de résultat d'appariement en un vecteur d'appariement impair et en un vecteur d'appariement pair représentant, respectivement, des éléments à numéros impairs et pairs du vecteur de résultat d'appariement, par utilisation du vecteur de niveau de parité; ainsi que des moyens permettant d'écrire un vecteur sélectionné parmi les vecteurs d'appariement impairs et pairs dans la mémoire associative.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)