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1. WO2004027602 - SYSTEME ET PROCEDE POUR PROCESSEUR VLIW SUPER-PIPELINE ENTIEREMENT SYNTHETISABLE

Numéro de publication WO/2004/027602
Date de publication 01.04.2004
N° de la demande internationale PCT/US2003/029705
Date du dépôt international 17.09.2003
CIB
G06F 9/30 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9Dispositions pour la commande par programme, p.ex. unités de commande
06utilisant des programmes stockés, c. à d. utilisant un moyen de stockage interne à l'équipement de traitement de données pour recevoir ou conserver les programmes
30Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
G06F 9/38 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9Dispositions pour la commande par programme, p.ex. unités de commande
06utilisant des programmes stockés, c. à d. utilisant un moyen de stockage interne à l'équipement de traitement de données pour recevoir ou conserver les programmes
30Dispositions pour exécuter des instructions machines, p.ex. décodage d'instructions
38Exécution simultanée d'instructions
CPC
G06F 9/3824
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
38Concurrent instruction execution, e.g. pipeline, look ahead
3824Operand accessing
G06F 9/3826
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
38Concurrent instruction execution, e.g. pipeline, look ahead
3824Operand accessing
3826Data result bypassing, e.g. locally between pipeline stages, within a pipeline stage
G06F 9/3875
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
38Concurrent instruction execution, e.g. pipeline, look ahead
3867using instruction pipelines
3875Pipelining a single stage, e.g. superpipelining
G06F 9/3885
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
38Concurrent instruction execution, e.g. pipeline, look ahead
3885using a plurality of independent parallel functional units
G06F 9/3891
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
38Concurrent instruction execution, e.g. pipeline, look ahead
3885using a plurality of independent parallel functional units
3889controlled by multiple instructions, e.g. MIMD, decoupled access or execute
3891organised in groups of units sharing resources, e.g. clusters
Déposants
  • KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL]/[NL] (AllExceptUS)
  • SLAVENBURG, Gerrit [US]/[US] (UsOnly)
  • VAN DE WAERDT, Jan-Willem [US]/[US] (UsOnly)
Inventeurs
  • SLAVENBURG, Gerrit
  • VAN DE WAERDT, Jan-Willem
Représentant commun
  • KONINKLIJKE PHILIPS ELECTRONICS N.V.
Données relatives à la priorité
60/411,58917.09.2002US
60/468,93107.05.2003US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) SYSTEM AND METHOD FOR A FULLY SYNTHESIZABLE SUPERPIPELINED VLIW PROCESSOR
(FR) SYSTEME ET PROCEDE POUR PROCESSEUR VLIW SUPER-PIPELINE ENTIEREMENT SYNTHETISABLE
Abrégé
(EN)
The invention relates to a method to create a fully synthesizable super-pipelined VLIW processor that creates both a high frequency operating processor as well as a high performance processor. It is proposed to split the operation units of the VLIW into two subsets. The first subset unit executes a basic loop with only a single register delay in the loop as the other unit, although connected around the first unit, has the conventional delay in the loop.
(FR)
Cette invention se rapporte à un procédé servant à créer un processeur VLIW super-pipeline entièrement synthétisable, ce procédé créant ainsi à la fois un processeur fonctionnant à hautes fréquences et un processeur haute performance. On propose de diviser les unités d'exploitation du processeur VLIW en deux sous-ensembles. Le premier sous-ensemble exécute une boucle de base avec un seul le retard de registre dans la boucle, alors que l'autre sous-ensemble, bien que connecté autour du premier sous-ensemble, agit dans la boucle avec un retard traditionnel.
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