A system and method for self-calibration of the strobe timing of the sense-amplifiers of a RAM array. In one method example, the timing of two sense amplifiers (110, 120) used to read the bit-lines of the RAM array is controlled by a Delay Locked Loop circuit (DLL) (150). The timing of a first sense-amplifier strobe is reduced until the sense amplifier (110) fails. The second sense amplifier (120) has adequate timing margin however and is used to actually read the RAM bit-lines. Once the RAM read fails with the first sense amplifier (110), the DLL (150) lengthens the strobe timing. Once the minimum threshold is set, the second sense amplifier (120) will always read the correct data because of a built-in timing margin between the first (110) and second (120) amplifier. Thus the system constantly optimizes the RAM array read timing with each read cycle even though the minimal time varies.

Cette invention se rapporte à un système et à un procédé servant à l'auto-étalonnage de la synchronisation des signaux stroboscopiques des amplificateurs de détection d'un réseau matriciel de mémoire RAM. Dans un exemple de ce procédé, la synchronisation de deux amplificateurs de détection (110, 120) utilisés pour lire les lignes de bits du réseau de la mémoire RAM est commandée par un circuit à boucle verrouillée à retard (DLL) (150). La synchronisation des signaux stroboscopiques d'un premier amplificateur de détection est réduite jusqu'à ce que l'amplificateur de détection (110) rencontre une défaillance. Le second amplificateur de détection (120) possède cependant une marge de synchronisation adéquate et il est utilisé pour lire effectivement les lignes de bits de la mémoire RAM. Lorsque la lecture de la mémoire RAM échoue en raison de la défaillance du premier amplificateur de détection (110), le circuit DLL (150) allonge la synchronisation des signaux stroboscopiques. Une fois que le seuil minimum est réglé, le second amplificateur de détection (120) va toujours lire les données correctes, en raison de la présence d'une marge de synchronisation incorporée entre le premier (110) et le second amplificateur (120). Ainsi, le système optimise constamment la synchronisation de lecture du réseau de la mémoire RAM à chaque cycle de lecture, même si la période minimum varie