WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2003090187) DISPOSITIF ARITHMETIQUE ET DISPOSITIF DE CHIFFREMENT/DECHIFFREMENT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2003/090187    N° de la demande internationale :    PCT/JP2003/005011
Date de publication : 30.10.2003 Date de dépôt international : 18.04.2003
CIB :
H04L 9/06 (2006.01)
Déposants : SONY CORPORATION [JP/JP]; 7-35, Kitashinagawa 6-chome, Shinagawa-ku, Tokyo 141-0001 (JP) (Tous Sauf US).
MATSUDA, Hiromi [JP/JP]; (JP) (US Seulement).
HOSOI, Takafumi [JP/JP]; (JP) (US Seulement).
TANAKA, Masao [JP/JP]; (JP) (US Seulement).
KON, Takayasu [JP/JP]; (JP) (US Seulement)
Inventeurs : MATSUDA, Hiromi; (JP).
HOSOI, Takafumi; (JP).
TANAKA, Masao; (JP).
KON, Takayasu; (JP)
Mandataire : NAKAMURA, Tomoyuki; c/o Miyoshi International Patent Office, 9th Floor, Toranomon Daiichi Building, 2-3, Toranomon 1-chome, Minato-ku, Tokyo 105-0001 (JP)
Données relatives à la priorité :
2002-118508 19.04.2002 JP
Titre (EN) ARITHMETIC DEVICE AND ENCRYPTION/DECRYPTION DEVICE
(FR) DISPOSITIF ARITHMETIQUE ET DISPOSITIF DE CHIFFREMENT/DECHIFFREMENT
Abrégé : front page image
(EN)Input data (plain text data or encrypted text data) is latched by a clock CLK1 and its output is initial-inverted, after which it is output from a selector (62). The least significant bit of the output data from the selector (62) is enlarge-inverted, after which it is XOR-ed with key data K1 and latched by a clock CLK2. The 48-bit data after the latch is divided by eight into 6 bits, which is replaced by 4-bit data, synthesized, and inverted. In the arithmetic operation of the second stage and after, data reshuffle-synthesized by a reshuffle-synthesizing circuit (66 is latched by the clock CLK1 and output from the selector (62). After the arithmetic operation of the 16-th stage, the data reshuffled by a reshuffle circuit (67) is contra-inverted. Thus, it is possible to realize an encryption/decryption arithmetic device.
(FR)Une donnée d'entrée (donnée de texte en clair ou donnée de texte chiffré) est verrouillée par un horloge CLK1 et sa sortie est à inversion d'initiale, préalablement à sa sortie d'un sélecteur (62). Le bit le moins significatif de la donnée de sortie en provenance du sélecteur (62) est inversée en grossissement, préalablement à son passage dans une porte OU exclusif avec une donnée de clé K1 et verrouillée par un horloge CLK2. La donnée de 48 bits après le verrou est divisée par huit en 6 bits, qui est remplacée par une donnée de 4 bits, synthétisée et inversée. Dans l'opération arithmétique du e deuxième étage, la donnée synthétisée par remaniement par un circuit de synthèse par remaniement (66) est verrouillée par l'horloge CLK1 et émise en sortie du sélecteur (62). Après l'opération arithmétique du seizième étage, la donnée remaniée par un circuit de remaniement (67) est contre-inversée. Ainsi, il est possible de réaliser un dispositif de chiffrement/déchiffrement.
États désignés : CN, KR, US.
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)