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1. (WO2003088258) PROCEDE D'EFFACEMENT AMELIORE POUR CELLULE DE MEMOIRE A DEUX BITS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2003/088258    N° de la demande internationale :    PCT/US2003/004607
Date de publication : 23.10.2003 Date de dépôt international : 14.02.2003
Demande présentée en vertu du Chapitre 2 :    31.10.2003    
CIB :
G11C 16/04 (2006.01)
Déposants : ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place, Mail Stop 68, Sunnyvale, CA 94088-3453 (US)
Inventeurs : HAMILTON, Darlene, G.; (US).
AJIMINE, Eric, M.; (US).
LE, Binh, Q.; (US).
HSIA, Edward; (US).
TANPAIROJ, Kulachet; (US)
Mandataire : COLLOPY, Daniel, R.; Advanced Micro Devices, Inc., One AMD Place, Mail Stop 68, Sunnyvale, CA 94088-3453 (US).
WRIGHT, Hugh, R.; Brookes Batchellor llP, 102-108 Clerkenwell Road, London EC1M 5SA (GB)
Données relatives à la priorité :
10/119,366 08.04.2002 US
Titre (EN) IMPROVED ERASE METHOD FOR A DUAL BIT MEMORY CELL
(FR) PROCEDE D'EFFACEMENT AMELIORE POUR CELLULE DE MEMOIRE A DEUX BITS
Abrégé : front page image
(EN)An erase methodology of flash memory cells (10) in a multi−bit memory array with bits disposed in normal and complimentary locations. An erase verify of bits in the normal locations is performed and if a bit in the normal location fails and if the maximum erase pulse count has not been reached, erase pulses are applied to both the normal bit and the complimentary bit. An erase verify of bits in the complimentary locations is performed and if a bit in the complimentary location fails and if the maximum erase pulse count has not been reached, erase pulses are applied to both the complimentary and the normal bit locations. If the bits pass the erase verify, the bits are subjected to a soft programming verify. If the bits are overerased and if the soft programming pulse count has not been reached a soft programming pulse is applied to the overerased bit.
(FR)L'invention concerne une méthodologie d'effacement des cellules (10) d'une mémoire dans un matrice mémoire multibit comprenant des bits disposés dans des emplacements normaux et complémentaires. Une vérification de l'effacement des bits dans les emplacements normaux est effectuée et si l'effacement d'un bit situé dans un emplacement normal échoue et que le nombre d'impulsions d'effacement maximal n'a pas été atteint, les impulsions d'effacement sont appliquées à la fois au bit normal et au bit complémentaire. Une vérification de l'effacement des bits dans les emplacements complémentaires est effectuée et, si l'effacement d'un bit situé dans l'emplacement complémentaire échoue, et que le nombre d'impulsions d'effacement maximal n'a pas été atteint, des impulsions d'effacement sont appliquées à la fois dans l'emplacement complémentaire et dans l'emplacement normal. Si les bits passent la vérification d'effacement, ils sont soumis à une vérification de programmation souple. Si les bits sont sureffacés et que le nombre d'impulsions de programmation souple n'a pas été atteint, une impulsion de programmation souple est appliquée au bit sureffacé.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)