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1. (WO2003088071) PROCESSEUR HYBRIDE A HAUTE PERFORMANCE A UNITES D'EXECUTION CONFIGURABLES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2003/088071    N° de la demande internationale :    PCT/US2003/009337
Date de publication : 23.10.2003 Date de dépôt international : 25.03.2003
CIB :
G06F 9/318 (2006.01), G06F 9/38 (2006.01), G06F 15/78 (2006.01)
Déposants : TENSILICA, INC. [US/US]; 3255-6 Scott Boulevard, Santa Clara, CA 95054-3013 (US)
Inventeurs : WANG, Albert; (US).
ROWEN, Christopher; (US).
ROSENTHAL, Bernard; (US)
Mandataire : DANIELSON, Mark, J.; Pillsbury Winthrop LLP, 1600 Tysons Boulevard, McLean, VA 22102 (US)
Données relatives à la priorité :
10/120,849 10.04.2002 US
Titre (EN) HIGH-PERFORMANCE HYBRID PROCESSOR WITH CONFIGURABLE EXECUTION UNITS
(FR) PROCESSEUR HYBRIDE A HAUTE PERFORMANCE A UNITES D'EXECUTION CONFIGURABLES
Abrégé : front page image
(EN)A new general method for building hybrid processors achieves higher performance in applications by allowing more powerful, tightly-coupled instruction set extensions to be implemented in reconfigurable logic. New set instructions can be discovered and designed by automatic and semi-automatic methods. Improved reconfigurable execution units support deep pipelining, addition of additional registers and register files, compound instructions with many source and destination registers and wide data paths. New interface methods allow lower latency, higher bandwidth connections between hybrid processors and other logic.
(FR)La présente invention a trait à un nouveau procédé général de construction de processeurs hybrides en vue d'obtenir une performance améliorée dans des applications en permettant la mise en oeuvre en logique reconfigurable d'extensions d'ensembles d'instructions en configuration groupée et plus puissante. On peut découvrir et concevoir de nouvelles configurations d'ensembles d'instructions par des procédés automatiques et semi-automatiques. Des unités d'exécution reconfigurables améliorées supportent un traitement parallèle en profondeur, l'ajout de registres et de fichiers de registres supplémentaires, des instructions combinées avec plusieurs registres de source et de destination et des voies de données larges. De nouveaux procédés d'interface permettent un temps d'attente réduit, des connexions de bandes passantes supérieures entre des processeurs hybrides et autre logique.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)