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1. (WO2003088047) SYSTEME ET PROCEDE DE GESTION D'UNE MEMOIRE DANS UNE ARCHITECTURE D'ORDINATEURS DE GESTION DE RESEAU
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2003/088047    N° de la demande internationale :    PCT/US2002/011523
Date de publication : 23.10.2003 Date de dépôt international : 12.04.2002
Demande présentée en vertu du Chapitre 2 :    12.11.2003    
CIB :
H04L 29/06 (2006.01)
Déposants : BAY MICROSYSTEMS, INC. [US/US]; 2700 Augustine Drive, Suite 298, Santa Clara, CA 95054 (US) (Tous Sauf US).
BLESZYNSKI, Ryszard [ID/US]; (US) (US Seulement).
TRINH, Man, Dieu [US/US]; (US) (US Seulement)
Inventeurs : BLESZYNSKI, Ryszard; (US).
TRINH, Man, Dieu; (US)
Mandataire : GEORGE, Thomas; Morrison & Foerster LLP, 755 Page Mill Road, Palo Alto, CA 94304-1018 (US)
Données relatives à la priorité :
Titre (EN) SYSTEM AND METHOD FOR MEMORY MANAGEMENT WITHIN A NETWORK PROCESSOR ARCHITECTURE
(FR) SYSTEME ET PROCEDE DE GESTION D'UNE MEMOIRE DANS UNE ARCHITECTURE D'ORDINATEURS DE GESTION DE RESEAU
Abrégé : front page image
(EN)The present invention discloses a system and method for balancing memory accesses to a low cost memory unit (shared central buffer) in order to sustain and guarantee a desired line rate regardless of the incoming traffic pattern. The memory unit may include, for example, a group of dynamic random access memory units. The memory unit is divided into memory channels and each of the memory channels is further divided into memory lines, each of the memory lines includes one or more buffers that correspond to the memory channels. The determination as to which of one or more buffers within a memory line an incoming information element is stored is based on factors such as the number of buffers pending to be read within each of the memory channels, the number of buffers pending to be written within each of the memory channels, and the number of buffers within each of the memory channels that has data written to it and is waiting to be read.
(FR)La présente invention concerne un système et un procédé de mise en conccordance des accès à une mémoire avec une mémoire bon marché (tampon central partagé), dans le but de maintenir et de garantir une fréquence de ligne désirée, indépendamment de la configuration du trafic entrant. La mémoire peut comprendre, par exemple, un groupe de mémoires dynamiques à accès aléatoire. La mémoire est divisée en canaux de mémoire, eux-mêmes subdivisés en lignes de mémoire contenant chacune un ou plusieurs tampon(s) correspondant(s) aux canaux de mémoire. La détermination de savoir dans quel(ls) tampon(s) d'une ligne de mémoire un élément d'information entrant est stocké, est basée sur des facteurs, tels que le nombre de tampons en attente de lecture dans chacun des canaux de mémoire, le nombre de tampons en attente d'écriture dans chacun des canaux de mémoire, et le nombre de tampons, dans chacun des canaux de mémoire, dans lesquels des données sont écrites et attendent d'être lues.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)