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1. (WO2003085524) ARCHITECTURE AMELIOREE A MEMOIRE PARTAGEE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2003/085524    N° de la demande internationale :    PCT/EP2003/003547
Date de publication : 16.10.2003 Date de dépôt international : 04.04.2003
Demande présentée en vertu du Chapitre 2 :    03.11.2003    
CIB :
G06F 9/46 (2006.01), G06F 12/06 (2006.01)
Déposants : INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Strasse 53, 81669 München (DE) (Tous Sauf US).
FRENZEL, Rudi [DE/DE]; (DE) (US Seulement).
JAIN, Raj, Kumar [IN/SG]; (SG) (US Seulement).
TERSCHLUSE, Markus [DE/DE]; (DE) (US Seulement).
HORAK, Christian [AT/DE]; (DE) (US Seulement).
UHLEMANN, Stefan [DE/DE]; (DE) (US Seulement)
Inventeurs : FRENZEL, Rudi; (DE).
JAIN, Raj, Kumar; (SG).
TERSCHLUSE, Markus; (DE).
HORAK, Christian; (DE).
UHLEMANN, Stefan; (DE)
Mandataire : BARTH, Stephan, Dr.; Patent Attorneys, Reinhard Skuhra Weise & Partner GbR, Friedrichstrasse 31, 80801 München (DE)
Données relatives à la priorité :
10/117,668 04.04.2002 US
10/133,941 26.04.2002 US
Titre (EN) IMPROVED ARCHITECTURE WITH SHARED MEMORY
(FR) ARCHITECTURE AMELIOREE A MEMOIRE PARTAGEE
Abrégé : front page image
(EN)A system with multiple processors sharing a single memory module without noticeable performance degradation is described. The memory module is divided into n independently addressable banks, where n is at least 2 and mapped such that sequential addresses are rotated between the banks. Such a mapping causes sequential data bytes to be stored in alternate banks. Each bank may be further divided into a plurality of blocks. By staggering or synchronizing the processors to execute the computer program such that each processor access a different block during the same cycle, the processorts can access the memory simltaneously. Additionally, a cache is provided to enable a processor to fetch from memory a plurality of data words from different memory banks to reduce memory latency caused by memory contention.
(FR)L'invention concerne un système doté de multiples processeurs partageant un seul module de mémoire sans dégradation notable des performances. Le module de mémoire est divisé en n bancs indépendamment adressables, n désignant au moins 2 et étant mappé de manière que les adresses séquentielles tournent entre les bancs. Un tel mappage provoque la mémorisation d'octets de données séquentielles dans des bancs de mémoire alternatifs. Chaque banc peut être ensuite divisé en une pluralité de blocs. Le décalage ou la synchronisation des processeurs en vue de l'exécution du programme informatique de manière que chaque processeur accède à un bloc différent pendant le même cycle permet aux processeurs d'avoir accès simultanément à la mémoire. Par ailleurs, on prévoit une mémoire cache pour permettre au processeur de télécharger à partir d'une mémoire une pluralité de mots de données à partir de différents bancs de mémoire afin de réduire le temps d'attente provoqué dans un cas de conflit de mémoire.
États désignés : CN, IN, JP, KR, PL, US.
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)