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1. (WO2003071553) CIRCUIT INTEGRE A SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2003/071553    N° de la demande internationale :    PCT/JP2002/001466
Date de publication : 28.08.2003 Date de dépôt international : 20.02.2002
Demande présentée en vertu du Chapitre 2 :    20.02.2002    
CIB :
G11C 16/06 (2006.01), G11C 17/12 (2006.01)
Déposants : RENESAS TECHNOLOGY CORP. [JP/JP]; 4-1, Marunouchi 2-chome, Chiyoda-ku, Tokyo 100-6334 (JP) (Tous Sauf US).
HITACHI ULSI SYSTEMS CO., LTD. [JP/JP]; 22-1 CJosuihon-cho 5-chome, Kodaira-shi, Tokyo 187-8522 (JP) (Tous Sauf US).
MIYAZAKI, Shinya [JP/JP]; (JP) (US Seulement).
KATOH, Kei [JP/JP]; (JP) (US Seulement).
YAMAUCHI, Koudoh [JP/JP]; (JP) (US Seulement)
Inventeurs : MIYAZAKI, Shinya; (JP).
KATOH, Kei; (JP).
YAMAUCHI, Koudoh; (JP)
Mandataire : TAMAMURA, Shizuyo; Room 42, Shin Yamashiro Building, 10, Kanda Ogawamachi 2-chome, Chiyoda-ku, Tokyo 101-0052 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) CIRCUIT INTEGRE A SEMI-CONDUCTEURS
Abrégé : front page image
(EN)A semiconductor integrated circuit having a nonvolatile memory and a logic circuit for carrying out a logical operation by using information stored in the nonvolatile memory on one semiconductor substrate. The nonvolatile memory has bit lines (bl, blb), a word line (wl_n), and a memory cell (20). The memory cell has MOS transistors (M1, M2) the gate electrodes of which is connected to the word line. Information is stored depending on the state in which one of the source and drain electrodes of one of the MOS transistor is connected to a source line (cs) or is in a floating state. The potential difference between the source and drain electrodes of the MOS transistor constituting a memory cell is kept zero for a period other than a predetermined period while the memory cell is accessed. As a result no sub−threshold leak current flows through the memory cell during the standby period. For the predetermined period while the memory cell is accessed, a potential difference between the source and drain electrodes is stet up, and therefore the potential at the bit line can be varied by selection of a word line.
(FR)Cette invention porte sur un circuit intégré à semi-conducteurs comprenant une mémoire non volatile et un circuit logique permettant d'exécuter une opération logique au moyen d'informations stockées dans la mémoire non volatile sur un substrat à semi-conducteurs. La mémoire non volatile comprend des lignes de bits (bl, blb), une ligne de mots (wl_n) et une cellule de mémoire (20). Cette cellule de mémoire comprend des transistors MOS (M1, M2) dont les électrodes grilles sont connectées à la ligne de mots. Des informations sont stockées et indiquent si une des électrodes source et drain d'un des transistors MOS est connectée à une ligne source (cs) ou se trouve dans un mode flottant. La différence de potentiel entre les électrodes source et drain du transistor MOS constituant une cellule de mémoire est maintenue à zéro pendant une durée autre qu'une durée prédéterminée lorsqu'on accède à la cellule de mémoire. De ce fait, aucun courant de fuite infraliminaire ne circule dans la cellule de mémoire lors de la période d'attente. Lors de la période prédéterminée pendant laquelle on accède à la cellule de mémoire, une différence de potentiel entre les électrodes source et drain est observée. De ce fait, le potentiel au niveau de la ligne de bits peut être modifié par la sélection d'une ligne de mots.
États désignés : CN, JP, KR, SG, US.
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)