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1. (WO2003069678) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCEDE DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2003/069678    N° de la demande internationale :    PCT/JP2003/001478
Date de publication : 21.08.2003 Date de dépôt international : 13.02.2003
Demande présentée en vertu du Chapitre 2 :    13.02.2003    
CIB :
H01L 21/285 (2006.01), H01L 21/336 (2006.01), H01L 21/60 (2006.01), H01L 29/423 (2006.01), H01L 29/45 (2006.01), H01L 29/786 (2006.01)
Déposants : NEC CORPORATION [JP/JP]; 7-1, Shiba 5-Chome, Minato-ku, Tokyo 108-8001 (JP) (Tous Sauf US).
LEE, Jong Wook [KR/JP]; (JP) (US Seulement).
TAKEMURA, Hisashi [JP/JP]; (JP) (US Seulement)
Inventeurs : LEE, Jong Wook; (JP).
TAKEMURA, Hisashi; (JP)
Mandataire : TAKAHASHI, Isamu; 7th Floor, Shinoda Bldg., 10-7, Higashi Kanda 1-Chome, Chiyoda-ku, Tokyo 101-0031 (JP)
Données relatives à la priorité :
2002-39464 18.02.2002 JP
Titre (EN) SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD
(FR) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCEDE DE FABRICATION
Abrégé : front page image
(EN)The increase of the parasitic resistance of the source/drain regions of an FET having an SOI thin film is prevented. A level raising layer over the source/drain region is formed without using a lithography process and with no danger of short circuit. An element isolation insulating film (7) encompassing an island-shaped semiconductor layer (SOI) (3) and higher than the semiconductor layer (3) is formed, and Gate electrodes (5a, 8a) higher than the element isolation insulating film (7) are formed on the semiconductor layer (3). Over the whole surface, a crystalline silicon film (11) is deposited. By chemical-mechanical polishing and etch back, level raising layers (11a, 11b) lower than the element isolation insulating film (7) are formed on the source/drain regions (3a, 3b). Silicide layers (13a to 13c) are formed on the gate electrodes and the level raising layers. An interlayer insulating film (14) is formed and a metal electrode (16) is formed.
(FR)Pour prévenir l'accroissement de la résistance parasite des régions source/drain d'un FET comportant un film mince de SOI: on forme sur la région drain/source une couche élévatrice de niveau sans recourir à un procédé lithographique, et en évitant tout danger de court-circuit; on forme sur la couche semi-conductrice (3) un film (7) d'isolement englobant une couche semi-conductrice en îlot de SOI; et on forme sur le film (7) des électrodes de grille (5a, 8a). Puis on dépose sur la totalité de la surface un film (11) de silicium cristallin; puis, par polissage mécanico-chimique et rétromordançage, on ramène les couches (11a, 11b) élévatrices de niveau formées sur les régions source/drain (3a, 3b) à un niveau inférieur à celui du film (7); puis on forme: des couches de siliciure (13a à 13c) sur les électrodes de grille et sur les couches élévatrices de niveau; un film isolant (14) inter-couches; et enfin une électrode métallique (16).
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)