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1. (WO2003067661) CELLULE DRAM A 1 TRANSISTOR SANS CONDENSATEUR ET PROCEDE DE PRODUCTION CORRESPONDANT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2003/067661    N° de la demande internationale :    PCT/DE2003/000181
Date de publication : 14.08.2003 Date de dépôt international : 23.01.2003
Demande présentée en vertu du Chapitre 2 :    22.08.2003    
CIB :
H01L 21/8242 (2006.01), H01L 27/108 (2006.01), H01L 27/12 (2006.01)
Déposants : INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Str. 53, 81669 München (DE) (Tous Sauf US).
INFINEON TECHNOLOGIES FLASH GMBH & CO. KG [DE/DE]; Königsbrücker Strasse 180, 01099 Dresden (DE) (Tous Sauf US).
WILLER, Josef [DE/DE]; (DE) (US Seulement)
Inventeurs : WILLER, Josef; (DE)
Mandataire : EPPING HERMANN FISCHER PATENTANWALTSGESELLSCHAFT MBH; P.O. Box 200734, 80007 Munich (DE)
Données relatives à la priorité :
102 04 871.1 06.02.2002 DE
Titre (DE) KONDENSATORLOSE 1-TRANSISTOR-DRAM-ZELLE UND HERSTELLUNGSVERFAHREN
(EN) CAPACITOR-LESS 1-TRANSISTOR DRAM CELL AND METHOD FOR PRODUCING THE SAME
(FR) CELLULE DRAM A 1 TRANSISTOR SANS CONDENSATEUR ET PROCEDE DE PRODUCTION CORRESPONDANT
Abrégé : front page image
(DE)Der Kanalbereich (11) und die Source-Drain-Bereiche (9, 10) sind vertikal an einer Flanke einer dielektrischen Grabenfüllung (4) angeordnet. Auf der gegenüberliegenden Seite ist das Halbleitermaterial durch das Gate-Dielektrikum (18) und die Gateelektrode (16) begrenzt, die in einer Aussparung des Halbleitermateriales angeordnet ist. Ein Speicherzellenfeld umfasst eine Vielzahl von vertikal ausgerichteten streifenförmigen Halbleiterbereichen, in denen oben und unten Source-Drain-Bereiche implantiert sind und dazwischen ein allseits in isolierendes Material eingebetteter Kanalbereich als Floatingbody vorhanden ist.
(EN)The invention relates to a capacitor-less 1-transistor dram cell, wherein a channel region (11) and the source/drain region (9, 10) are disposed vertically on a flank of a dielectric trench fill (4). On the opposite side, the semiconductor material is limited by the gate dielectric (18) and the gate electrode (16) that is disposed in a recess of the semiconductor material. A memory cell array comprises a plurality of vertically aligned strip-shaped semiconductor regions in which source/drain regions are implanted at the top and at the bottom, and in between which a channel region which is fully embedded in an insulating material is disposed as a floating body.
(FR)Selon l'invention, la zone de canal (11) et les zones de source et de drain (9, 10) sont disposées verticalement au niveau d'un flanc de remplissage de tranchée (4) diélectrique. Sur la face opposée, le matériau semi-conducteur est délimité par le diélectrique de grille (18) et par l'électrode de grille (16) qui est disposée dans un évidement pratiqué dans le matériau semi-conducteur. Un champ de cellules de mémoire comprend une pluralité de zones semi-conductrices striées, dirigées verticalement, dans lesquelles sont implantées en haut et en bas, des zones de source et de drain, entre lesquelles se trouve une zone de canal noyée de tous côtés dans un matériau isolant et se présentant sous forme de corps flottant.
États désignés : CN, JP, KR, US.
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, SE, SI, SK, TR).
Langue de publication : allemand (DE)
Langue de dépôt : allemand (DE)