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1. (WO2003067445) ESPACE D'ADRESSE, SYSTEME DE BUS, CONTROLEUR DE MEMOIRE ET SYSTEME DE DISPOSITIFS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2003/067445    N° de la demande internationale :    PCT/IB2003/000142
Date de publication : 14.08.2003 Date de dépôt international : 20.01.2003
CIB :
G06F 13/16 (2006.01)
Déposants : KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1, NL-5621 BA Eindhoven (NL) (Tous Sauf US).
JASPERS, Egbert, G., T. [NL/NL]; (NL) (US Seulement)
Inventeurs : JASPERS, Egbert, G., T.; (NL)
Mandataire : DUIJVESTIJN, Adrianus, J.; Philips Intellectual Property & Standards, Prof. Holstlaan 6, NL-5656 AA Eindhoven (NL)
Données relatives à la priorité :
02075502.1 06.02.2002 EP
Titre (EN) ADDRESS SPACE, BUS SYSTEM, MEMORY CONTROLLER AND DEVICE SYSTEM
(FR) ESPACE D'ADRESSE, SYSTEME DE BUS, CONTROLEUR DE MEMOIRE ET SYSTEME DE DISPOSITIFS
Abrégé : front page image
(EN)Memory capacity requirements in systems-on-chip have led to the use of DRAM-based memory devices. A property of these devices is the burst-oriented access of data. These bursts can be considered as successive non-overlapping blocks of data in the memory that can only be accessed as an entity. Therefore, when a data entity is accessed, it is always aligned with a grid that has the same granularity as the data entities. The size of the data entities is determined by the length of the burst and the width of the memory bus. A way to refine the alignment grid although the amount of bytes per burst remains equal is proposed. A solution for a memory controller is presented that features separate address busses for several parallel memory devices instead of a shared address bus. Due to the refined alignment grid, the amount of transfer overhead can be reduced significantly. The drawback of the invention for off-chip memory devices is the increase in the system costs and the power dissipation. However, for embedded DRAM the additional costs are limited.
(FR)L'invention concerne des exigences de capacité de mémoire dans des systèmes hébergés sur des microprocesseurs qui ont conduit à l'utilisation de dispositifs de mémoire à base DRAM. Ces dispositifs possèdent une propriété d'accès par rafale à des données. Ces rafales peuvent être considérées comme des blocs de données successifs non chevauchantes dans la mémoire auxquels on ne peut accéder qu'en tant qu'entité. En conséquence, lorsque l'on accède à une entité de données, celle-ci est toujours alignée sur une grille de même granularité que les entités de données. La taille des entités de données est déterminée par la longueur de la rafale et la largeur du bus de mémoire. L'invention concerne une manière d'affiner la grille de calage, même si la quantité d'octets par rafale ne change pas. Elle concerne également une solution pour un contrôleur de mémoire représentant des bus d'adresses séparés pour plusieurs dispositifs de mémoire parallèles en lieu et place d'un bus d'adresses partagé. La grille de calage étant affinée, la quantité de surcharge de transfert peut alors être considérablement réduite. Le problème au niveau des dispositifs de mémoire hors des microprocesseurs réside dans l'augmentation des coûts du système et de la dissipation de puissance. Toutefois, pour une mémoire RAM dynamique intégrée, les coûts supplémentaires sont limités.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NI, NO, NZ, OM, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)