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1. (WO2003067273) PROCEDE DE DIAGNOSTIC DE TOLERANCE DE GIGUE, ET DISPOSITIF CORRESPONDANT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2003/067273    N° de la demande internationale :    PCT/JP2002/000971
Date de publication : 14.08.2003 Date de dépôt international : 06.02.2002
Demande présentée en vertu du Chapitre 2 :    28.05.2002    
CIB :
G01R 31/28 (2006.01), G01R 31/317 (2006.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 211-8588 (JP) (Tous Sauf US).
SASAKI, Manabu [JP/JP]; (JP) (US Seulement)
Inventeurs : SASAKI, Manabu; (JP)
Mandataire : FURUYA, Fumio; Dai2 Meiho Bldg., 9th Floor, 19-5, Nishishinjuku 1-chome, Shinjuku-ku, Tokyo 160-0023 (JP)
Données relatives à la priorité :
Titre (EN) JITTER TOLERANCE DIAGNOSING METHOD, AND JITTER TOLERANCE DIAGNOSING DEVICE
(FR) PROCEDE DE DIAGNOSTIC DE TOLERANCE DE GIGUE, ET DISPOSITIF CORRESPONDANT
Abrégé : front page image
(EN)A jitter tolerance diagnosing method comprising instructing a jitter adding circuit arranged at the preceding stage of a desired circuit block to generate a jitter of a desired magnitude, monitoring at least one output signal outputted from an LSI to be evaluated, and judging whether or not the characteristics of the output signal conforms to a desired standard, to measure a jitter tolerance. A jitter tolerance diagnosing device to which the method is applied is also disclosed. The jitter tolerance on the whole LSI to be evaluated and a desired circuit block in the LSI can be measured by preparing a simple interface.
(FR)L'invention concerne un procédé de diagnostic de tolérance de gigue, qui consiste, pour déterminer une tolérance de gigue: à demander à un circuit d'injection de gigue, situé à l'étage antérieur d'un bloc de circuit visé, d'injecter une gigue de telle ou telle ampleur; à contrôler au moins un signal de sortie fourni par un circuit LSI destiné à être évalué; et à déterminer si les caractéristiques du signal de sortie sont conformes à une norme souhaitée. L'invention concerne un dispositif correspondant au procédé décrit. En établissant une interface simple, on peut déterminer la tolérance de gigue sur l'ensemble du circuit LSI destiné à être évalué et sur un bloc du même circuit LSI.
États désignés : JP, US.
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)