WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2003017148) SYSTEME LOGIQUE INSENSIBLE AUX DEFAILLANCES ET AUX PROBLEMES DE SYNCHRONISATION ET PROCEDE ASSOCIE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2003/017148    N° de la demande internationale :    PCT/US2001/025546
Date de publication : 27.02.2003 Date de dépôt international : 14.08.2001
Demande présentée en vertu du Chapitre 2 :    14.03.2002    
CIB :
G06F 17/50 (2006.01)
Déposants : AXIS SYSTEMS, INC. [US/US]; 209 Java Drive Sunnyvale, CA 94089 (US) (Tous Sauf US).
TSENG, Ping-Sheng [US/US]; (US) (US Seulement).
LIN, Sharon, Sheau-Pyng [US/US]; (US) (US Seulement).
SHEN, Quincy, Kun-Hsu [US/US]; (US) (US Seulement)
Inventeurs : TSENG, Ping-Sheng; (US).
LIN, Sharon, Sheau-Pyng; (US).
SHEN, Quincy, Kun-Hsu; (US)
Mandataire : CHOU, Chien-Wei (Chris); Oppenheimer Wolff & Donnelly LLP 1400 Page Mill Road Palo Alto, CA 94304 (US)
Données relatives à la priorité :
Titre (EN) TIMING-INSENSITIVE GLITCH-FREE LOGIC SYSTEM AND METHOD
(FR) SYSTEME LOGIQUE INSENSIBLE AUX DEFAILLANCES ET AUX PROBLEMES DE SYNCHRONISATION ET PROCEDE ASSOCIE
Abrégé : front page image
(EN)A timing insensitive glitch-free (TIGF) logic device which can take the form of any latch or edge triggered flip-flop. In one embodiment, a trigger signal is provided to update the TIGF logic device. The trigger signal is provided during a short trigger period that occurs at adjacent times from the evaluation period (figure 59). In latch form, the TIGF latch includes a flip-flop that holds the current state of the TIGF latch until a trigger signal is received (figure 59). A multiplexer is also provided to receive the new input value and the old stored value. The enable signal functions as the selector signal for the multiplexer. In flip-flop form, the TIGF flip-flop includes a first flip-flop that holds the new input value, a second flip-flop that holds the current stored value, and a clock edge detector. Hold time violations are avoided because one dedicated flip-flop stores the new input value which effectively blocks input changes during evaluation.
(FR)L'invention concerne un dispositif logique insensible aux défaillances et aux problèmes de synchronisation, pouvant prendre la forme d'un verrou ou d'une bascule bistable à commande sur front. Dans un mode de réalisation, un signal de déclenchement est utilisé pour mettre à jour le dispositif logique. Le signal de déclenchement est fourni au cours d'une courte période de déclenchement qui se produit à des instants proches de la période d'évaluation (fig. 59). Le dispositif logique, lorsqu'il prend la forme d'un verrou, comprend une bascule bistable permettant de retenir l'état courant du verrou jusqu'à ce qu'un signal de déclenchement soit reçu (fig. 59). Ce dispositif comprend également un multiplexeur permettant de recevoir la nouvelle valeur d'entrée et l'ancienne valeur stockée. Le signal de validation sert de signal de sélection pour le multiplexeur. Le dispositif logique, lorsqu'il prend la forme d'une bascule à commande sur front, comprend une première bascule bistable permettant de retenir la nouvelle valeur d'entrée, une seconde bascule bistable permettant de retenir la valeur stockée actuelle, ainsi qu'un détecteur de contours d'horloge. Ce dispositif permet d'éviter les problèmes liés aux temps d'attente, car une bascule bistable spécifique retient la nouvelle valeur d'entrée qui bloque efficacement les changements d'entrée lors de l'évaluation.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)