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1. (WO2003017085) CIRCUIT D'ELEVATION A LA PUISSANCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2003/017085    N° de la demande internationale :    PCT/IT2002/000539
Date de publication : 27.02.2003 Date de dépôt international : 14.08.2002
CIB :
G06F 7/552 (2006.01)
Déposants : TELECOM ITALIA S.P.A. [IT/IT]; Piazza degli Affari, 2, I-20123 Milano (IT) (Tous Sauf US).
ETTORRE, Donato [IT/IT]; (IT) (US Seulement).
MELIS, Bruno [IT/IT]; (IT) (US Seulement).
RUSCITTO, Alfredo [IT/IT]; (IT) (US Seulement)
Inventeurs : ETTORRE, Donato; (IT).
MELIS, Bruno; (IT).
RUSCITTO, Alfredo; (IT)
Mandataire : GIANNESI, Pier Giovanni; Pirelli S.P.A., Viale Sarca, 222, I-20126 Milano (IT)
Données relatives à la priorité :
TO2001A000818 17.08.2001 IT
Titre (EN) POWER RAISING CIRCUIT
(FR) CIRCUIT D'ELEVATION A LA PUISSANCE
Abrégé : front page image
(EN)An iterative power raising circuit, such as a squarer (10) comprises a module (13, 14) able to subdivide the respective input signal (Z¿n?) into a first part (msb(Z¿n?)) that is the power of 2 immediately lower than or equal to the input signal and a second part (Z¿n? - msb(Z¿n?)) corresponding to the difference between the respective input signal and the first part. A first component of the output signal is determined as the summation of squares of powers of 2 implemented by inserting zeros between the adjacent bits of the input binary signal (X). A shifter module (15) generates an additional component of the output signal through shift operations that implement multiplication operations for numbers that are powers of 2. The circuit operates according to a general iterative scheme and the number of steps in the iteration scheme is selectively controllable in order selectively to vary the precision with which the output value (Y) is calculated.
(FR)L'invention concerne un circuit d'élévation à la puissance itératif, tel qu'un conformateur carré (10), comprenant un module (13, 14) capable de subdiviser le signal d'entrée respectif (Z¿n?) en une première partie (msb(Z¿n?)) qui est à la puissance 2 immédiatement inférieure ou égale au signal d'entrée, et une seconde partie (Z¿n? - msb(Z¿n?)) correspondant à la différence entre le signal d'entrée respectif et la première partie. Un premier composant du signal de sortie est déterminé comme le cumul des carrés de puissances 2 exécuté par insertion de zéros entre les bits adjacents du signal binaire d'entrée (X). Un module de décalage (15) génère une composante additionnelle du signal de sortie par le biais des opérations de décalage qui exécutent les opérations de multiplication pour les nombres à la puissance 2. Le circuit opère selon un schéma itératif général et le nombre d'étapes de ce schéma peut être contrôlé de manière sélective afin de varier la précision avec laquelle la valeur de sortie (Y) est calculée.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)