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1. (WO2003015180) DISPOSITIF METAL-ISOLANT-SEMICONDUCTEUR, MIS, A TRANCHEE A COINS DE TRANCHEE ACTIFS ET OXYDE DE FOND EPAIS ET PROCEDE DE FABRICATION ASSOCIE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2003/015180    N° de la demande internationale :    PCT/US2002/024782
Date de publication : 20.02.2003 Date de dépôt international : 05.08.2002
CIB :
H01L 21/28 (2006.01), H01L 21/336 (2006.01), H01L 29/08 (2006.01), H01L 29/423 (2006.01), H01L 29/78 (2006.01)
Déposants : SILICONIX INCORPORATED [US/US]; 2201 Laurelwood Road, Santa Clara, CA 95054 (US)
Inventeurs : DARWISH, Mohamed, N.; (US).
YUE, Christina; (US).
GILES, Frederick, P.; (US).
LUI, Kam Hong; (US).
CHEN, Kuo-In; (US).
TERRILL, Kyle; (US).
PATTANAYAK, Deva, N.; (US)
Mandataire : STEUBER, David, E.; Sillicon Valley Patent Group LLP, 2350 Mission College Boulevard, Suite 360, Santa Clara, CA 95954 (US)
Données relatives à la priorité :
09/927,143 10.08.2001 US
10/106,812 26.03.2002 US
10/106,896 26.03.2002 US
Titre (EN) MIS DEVICE HAVING A TRENCH GATE ELECTRODE AND METHOD OF MAKING THE SAME
(FR) DISPOSITIF METAL-ISOLANT-SEMICONDUCTEUR, MIS, A TRANCHEE A COINS DE TRANCHEE ACTIFS ET OXYDE DE FOND EPAIS ET PROCEDE DE FABRICATION ASSOCIE
Abrégé : front page image
(EN)A trench MOSFET (40) includes active corner regions (25) and a thick insulative layer (33) centrally located at the bottom of the trench (19). A thin gate insulative layer (15) lines the sidewall and peripheral portion of the bottom surface of the trench (19). A gate (14) fills the trench, adjacent to the thin insulative layer (15). The gate (14) is adjacent to the sides and top of the thick insulative layer (33). The thick insulative layer (33) separates the gate (14) from the drain conductive region (13) at the bottom of the trench (19) yielding a reduced gate-to-drain capacitance and making the MOSFET (40) particularly suitable for high frequency applications.
(FR)L'invention concerne un MOSFET (40) en tranchée qui comporte des zones (25) de coins actives et une couche isolante (33) épaisse placée centralement au fond de la tranchée (19). Une couche isolante de grille mince (15) recouvre la paroi et une partie périphérique du fond de la tranchée (19). Une grille (14), qui remplit la tranchée, jouxte la couche isolante mince (15), ainsi que les côtés et le haut de la couche isolante (33) épaisse. Cette dernière (33) sépare la grille (14) de la zone conductrice de drain (13) au fond de la tranchée (19), ce qui produit une capacité grille-drain réduite et rend le MOSFET (40) particulièrement approprié pour des applications à fréquence élevée.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)