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1. (WO2003015027) PUCE AUTOPROGRAMMABLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2003/015027    N° de la demande internationale :    PCT/US2002/024916
Date de publication : 20.02.2003 Date de dépôt international : 06.08.2002
Demande présentée en vertu du Chapitre 2 :    04.03.2003    
CIB :
G06N 3/063 (2006.01), G06N 3/08 (2006.01)
Déposants : BOARD OF TRUSTEES OPERATING MICHIGAN STATE UNIVERSITY [US/US]; 450 Administration Building, East Lansing, MI 48824-1046 (US) (Tous Sauf US).
SALAM, Fathi, M. [US/US]; (US) (US Seulement).
WAHEED, Khurram [PK/US]; (US) (US Seulement)
Inventeurs : SALAM, Fathi, M.; (US).
WAHEED, Khurram; (US)
Mandataire : FALCOFF, Monte, L.; Harness, Dickey & Pierce, P.L.C., P.O. Box 828, Bloomfield Hills, MI 48303 (US)
Données relatives à la priorité :
60/310,674 07.08.2001 US
Titre (EN) SELF-PROGRAMMABLE CHIP
(FR) PUCE AUTOPROGRAMMABLE
Abrégé : front page image
(EN)A self-programmable chip for real-time estimation, prediction, and control includes a reconfigurable array processing network for compatibility with Very Large Scale Integration (VLSI). The reconfigurable array processing network provides a feed-forward neural network and learning modules, wherein a synapse cell structure (10) provides synapse cells (100) having on-chip learning integrated therein. The chip has a control cell structure (20) including at least one control cell (110) providing digital memory and control modules supplying ordered signal routing functionality and operational modes for the chip.
(FR)L'invention concerne une puce autoprogrammable permettant de mettre en oeuvre en temps réel des opérations d'estimation, de prédiction et de commande. Cette puce comprend un réseau de traitement à matrice reconfigurable compatible avec une intégration à très grande échelle (VLSI). Le réseau de traitement à matrice reconfigurable permet d'obtenir un réseau neuronal sans rétroaction et des modules d'apprentissage, dans lesquels une structure (10) de cellules synapses comporte des cellules (100) synapses à capacité d'apprentissage intégrée sur puce. La puce comporte une structure (20) de cellules de commande incluant au moins une cellule (110) de commande qui forme une mémoire numérique, et des modules de commande permettant de mettre en oeuvre une fonctionnalité de routage ordonné de signal et divers modes de fonctionnement de puce.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)