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1. (WO2003010816) PILE DE PUCES AVEC DIFFERENTS BOITIERS DE PUCES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2003/010816    N° de la demande internationale :    PCT/US2002/021546
Date de publication : 06.02.2003 Date de dépôt international : 09.07.2002
Demande présentée en vertu du Chapitre 2 :    24.02.2003    
CIB :
H01L 23/538 (2006.01), H01L 25/065 (2006.01)
Déposants : DPAC TECHNOLOGIES CORP. [US/US]; 7321 Lincoln Way, Garden Grove, CA 92841-1431 (US)
Inventeurs : BRUCE, Ted; (US).
FORTHUN, John, A.; (US)
Mandataire : STETINA BRUNDA GARRED & BRUCKER; 75 Enterprise, Suite 250, Aliso Viejo, CA 92656 (US)
Données relatives à la priorité :
09/912,010 24.07.2001 US
Titre (EN) CHIP STACK WITH DIFFERING CHIP PACKAGE TYPES
(FR) PILE DE PUCES AVEC DIFFERENTS BOITIERS DE PUCES
Abrégé : front page image
(EN)A chip stack (10) comprising a flex circuit which itself comprises a flexible substrate (14) having opposed, generally planar top (16) and bottom (18) surfaces. Disposed on the top surface of the substrate in spaced relation to each other are at least first (24) and second (26) top conductive patterns. Similarly, disposed on the bottom surface of the substrate in spaced relation to each other are at least first (32) and second (34) bottom conductive patterns. The first top and bottom conductive patterns are electrically connected to each other, as are the second top and bottom conductive patterns. At least one top chip package (46) including a first packaged chip is electrically connected to the first top conductive pattern, with at least one bottom chip package (48) including a second packaged chip being electrically connected to the second bottom conductive pattern. The substrate is folded such that the second top conductive pattern is electrically connected to the top chip package.
(FR)L'invention concerne une pile de puces (10) comprenant un circuit imprimé souple qui comprend lui-même un substrat souple (14) comportant des surfaces supérieure (16) et inférieure (18) opposées, généralement planes. Sur la surface supérieure du substrat, de manière espacée l'un par rapport à l'autre, se trouvent au moins un premier (24) et un deuxième (26) motifs conducteurs supérieurs. De la même manière, se trouvent au moins un premier (32) et un deuxième (34) motifs conducteurs inférieurs, placés sur la surface inférieure du substrat de manière espacée l'un par rapport à l'autre. Les premiers motifs conducteurs supérieur et inférieur sont électriquement connectés l'un à l'autre, ainsi que les deuxième motifs conducteurs supérieur et inférieur. Au moins un boîtier de puce supérieur (46) comprenant une première puce encapsulée est électriquement connecté au premier motif conducteur supérieur, avec au moins un boîtier de puce inférieure (48) qui comprend une deuxième puce encapsulée électriquement connectée au deuxième motif conducteur inférieur. Le substrat est replié de telle sorte que le deuxième motif conducteur supérieur est électriquement connecté au boîtier de puce supérieure.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)