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1. (WO2003010631) ARCHITECTURE D'INTERCONNEXIONS DE CIRCUIT INTEGRE BASEE SUR UN MULTIPLEXEUR HIERARCHIQUE POUR EXTENSIBILITE ET PRODUCTION AUTOMATIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2003/010631    N° de la demande internationale :    PCT/US2002/023486
Date de publication : 06.02.2003 Date de dépôt international : 24.07.2002
Demande présentée en vertu du Chapitre 2 :    24.02.2003    
CIB :
H03K 19/173 (2006.01), H03K 19/177 (2006.01)
Déposants : LEOPARD LOGIC, INC. [US/US]; 6 Results Way, Cupertino, CA 95014 (US)
Inventeurs : WONG, Dale; (US).
TOBEY, John, D.; (US)
Mandataire : LAW OFFICES OF GARY T. AKA; 12930 Saratoga Avenue, Suite D1, Saratoga, CA 95070 (US)
Données relatives à la priorité :
60/307,534 24.07.2001 US
Titre (EN) HIERARCHICAL MULTIPLEXER−BASED INTEGRATED CIRCUIT INTERCONNECT ARCHITECTURE FOR SCALABILITY AND AUTOMATIC GENERATION
(FR) ARCHITECTURE D'INTERCONNEXIONS DE CIRCUIT INTEGRE BASEE SUR UN MULTIPLEXEUR HIERARCHIQUE POUR EXTENSIBILITE ET PRODUCTION AUTOMATIQUE
Abrégé : front page image
(EN)This invention consists of a hierarchical multiplexer−based interconnect architecture (Fig.2) and is applicable to Field Programmable Gate Arrays, multi−processors, and other applications that require configurable interconnect networks. In place of traditional pass transistors (15) or gates, multiplexers (23) are used and the interconnect architecture is based upon hiearchical interconnection units (25). Bounded and predictable routing delays, compact configuration memory requirements, non−destructive operation in noisy environments, uniform building blocks and connections for automatic generation, scalability to thousands of interconnected elements, and high routability even under high resource utilization are obtained.
(FR)L'invention concerne une architecture d'interconnexions basée sur un multiplexeur hiérarchique et peut être utilisée pour des matrices prédiffusées programmables (FPGA), des multi-processeurs, et pour d'autres applications faisant appel à des réseaux d'interconnexions configurables. Au lieu de transistors de chute ou de portes classiques, on utilise des multiplexeurs, et l'architecture d'interconnexions est constituée d'unités d'interconnexions hiérarchiques. On obtient des retards d'acheminement prévisibles et limitées, des besoins mémoire de configuration compacte, un fonctionnement non-destructif dans des environnements bruyants, des blocs fonctionnels et des connexions uniformes pour une production automatique, une extensibilité à des milliers d'éléments interconnectés, et un taux d'acheminement élevé même lors d'une importante utilisation des ressources.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)