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Paramétrages

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1. WO2003009301 - DISPOSITIF DE STOCKAGE

Numéro de publication WO/2003/009301
Date de publication 30.01.2003
N° de la demande internationale PCT/JP2001/006191
Date du dépôt international 17.07.2001
CIB
G06F 12/02 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
02Adressage ou affectation; Réadressage
G11C 7/10 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
7Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique
10Dispositions d'interface d'entrée/sortie de données, p.ex. circuits de commande E/S de données, mémoires tampon de données E/S
CPC
G06F 12/0292
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
0223User address space allocation, e.g. contiguous or non contiguous base addressing
0292using tables or multilevel address translation means
G11C 2207/107
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
2207Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
10Aspects relating to interfaces of memory device to external buses
107Serial-parallel conversion of data or prefetch
G11C 7/1006
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1006Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
G11C 7/1051
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
G11C 7/106
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
106Data output latches
G11C 7/1078
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
Déposants
  • MITSUBISHI DENKI KABUSHIKI KAISHA [JP/JP]; 2-3, Marunouchi 2-chome Chiyoda-ku, Tokyo 100-8310, JP (AllExceptUS)
  • YAMAZAKI, Satoshi [JP/JP]; JP (UsOnly)
Inventeurs
  • YAMAZAKI, Satoshi; JP
Mandataires
  • FUKAMI, Hisao ; Mitsui Sumitomo Bank Minamimorimachi Bldg. 1-29, Minamimorimachi 2-chome, Kita-ku Osaka-shi, Osaka 530-0054, JP
Données relatives à la priorité
Langue de publication japonais (JA)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) STORAGE DEVICE
(FR) DISPOSITIF DE STOCKAGE
Abrégé
(EN)
A command analysis/control unit (24) transfers the data of a memory cell array (21) to a second data register (25) when it receives a data transfer command through an input/output buffer (23). An address translation unit (26) translates the logic address, as inputted from a CPU (1), into a physical address of the second data register (25) and outputs it to the second data register (25), so that the CPU (1) can make a random access to the second data register (25). As a result, the CPU (1) can make a random access to the memory cell array (21) thereby to improve the processing speed of a device such as a mobile telephone carrying a storage device.
(FR)
Selon la présente invention, une unité d'analyse/commande d'instructions (24) transfère les données d'un réseau de cellules mémoire (21) vers un second registre de données (25) lorsqu'elle reçoit une instruction de transfert de données via un tampon d'entrée/sortie (23). Une unité de traduction d'adresses (26) traduit l'adresse logique telle qu'elle se trouve en entrée depuis une CPU (1), en une adresse physique du second registre de données (25) et la transmet au second registre de données (25) de façon que la CPU (1) peut procéder à un accès direct au second registre de données (25). En conséquence, la CPU (1) peut accéder de façon directe au réseau de cellules mémoire (21), améliorant de la sorte la vitesse de traitement d'un appareil tel qu'un téléphone mobile comportant un dispositif de stockage.
Également publié en tant que
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