Traitement en cours

Veuillez attendre...

Paramétrages

Paramétrages

1. WO2003003366 - MULTIPLICATEUR D'ERREUR TOTALE POUR OPTIMISER LA VOIE LECTURE/ECRITURE

Numéro de publication WO/2003/003366
Date de publication 09.01.2003
N° de la demande internationale PCT/US2002/019089
Date du dépôt international 17.06.2002
Demande présentée en vertu du Chapitre 2 24.01.2003
CIB
G11B 20/10 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
BENREGISTREMENT DE L'INFORMATION BASÉ SUR UN MOUVEMENT RELATIF ENTRE LE SUPPORT D'ENREGISTREMENT ET LE TRANSDUCTEUR
20Traitement du signal, non spécifique du procédé d'enregistrement ou de reproduction; Circuits correspondants
10Enregistrement ou reproduction numériques
G11B 20/18 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
BENREGISTREMENT DE L'INFORMATION BASÉ SUR UN MOUVEMENT RELATIF ENTRE LE SUPPORT D'ENREGISTREMENT ET LE TRANSDUCTEUR
20Traitement du signal, non spécifique du procédé d'enregistrement ou de reproduction; Circuits correspondants
10Enregistrement ou reproduction numériques
18Détection ou correction d'erreurs; Tests
G11B 20/22 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
BENREGISTREMENT DE L'INFORMATION BASÉ SUR UN MOUVEMENT RELATIF ENTRE LE SUPPORT D'ENREGISTREMENT ET LE TRANSDUCTEUR
20Traitement du signal, non spécifique du procédé d'enregistrement ou de reproduction; Circuits correspondants
22pour diminuer les distorsions
CPC
G11B 20/10009
GPHYSICS
11INFORMATION STORAGE
BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
20Signal processing not specific to the method of recording or reproducing; Circuits therefor
10Digital recording or reproducing
10009Improvement or modification of read or write signals
G11B 20/1816
GPHYSICS
11INFORMATION STORAGE
BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
20Signal processing not specific to the method of recording or reproducing; Circuits therefor
10Digital recording or reproducing
18Error detection or correction; Testing ; , e.g. of drop-outs
1816Testing
G11B 20/22
GPHYSICS
11INFORMATION STORAGE
BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
20Signal processing not specific to the method of recording or reproducing; Circuits therefor
22for reducing distortions
Déposants
  • INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Strasse 53 81669 München, DE
Inventeurs
  • BLISS, William, G.; US
  • RAE, James, W.; US
Mandataires
  • BRADEN, Stanton, C. ; Siemens Corporation - Intellectual Property Dept. 186 Wood Ave. South Iselin, NJ 08830, US
  • JANNIG, Peter; Jannig & Repkow Klausenberg 20 D-86199 Augsburg, DE
Données relatives à la priorité
09/896,64029.06.2001US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) TOTAL ERROR MULTIPLIER FOR OPTIMIZING READ/WRITE CHANNEL
(FR) MULTIPLICATEUR D'ERREUR TOTALE POUR OPTIMISER LA VOIE LECTURE/ECRITURE
Abrégé
(EN)
A method and apparatus to optimize a bit error rate for a partial response, maximum likelihood ('PRML') read/write channel is disclosed. A channel margining circuit (300) that is configured to carry out an embodiment for a method of optimizing the bit error rates of a read/write channel is described. The margining circuit derives an interference signal to stress a read/write channel for optimizing the bit error rate. The signal is derived from bit errors inherent with the read/write channel. The circuit reduces the time to optimize the channel by providing an amplified interference signal that increases a bit error rate during optimization.
(FR)
L'invention concerne un procédé et un appareil destinés à optimiser le taux d'erreur sur les bits pour une voie de lecture/écriture d'une vraisemblance maximum à réponse partielle (« PRML »). Un circuit (300) de formation de marge de voie est configuré pour la mise en oeuvre d'un mode de réalisation pour un procédé d'optimisation des taux d'erreur sur les bits d'une voie de lecture/écriture. Le circuit de formation de marge dérive un signal d'interférence destiné à contraindre la voie lecture/écriture pour optimiser le taux d'erreur sur les bits. Le signal est dérivé d'erreurs sur les bits inhérentes à la voie de lecture/écriture. Ledit circuit réduit le temps pour optimiser la voie par production d'un signal d'interférence amplifié qui augmente le taux d'erreur sur le bits durant l'optimisation.
Également publié en tant que
Dernières données bibliographiques dont dispose le Bureau international