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1. WO2003001577 - PROCEDE DE GRAVURE SECHE

Numéro de publication WO/2003/001577
Date de publication 03.01.2003
N° de la demande internationale PCT/JP2002/005636
Date du dépôt international 07.06.2002
Demande présentée en vertu du Chapitre 2 10.10.2002
CIB
H01L 21/3065 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18les dispositifs ayant des corps semi-conducteurs comprenant des éléments du groupe IV de la classification périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
30Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes H01L21/20-H01L21/26162
302pour changer leurs caractéristiques physiques de surface ou leur forme, p.ex. gravure, polissage, découpage
306Traitement chimique ou électrique, p.ex. gravure électrolytique
3065Gravure par plasma; Gravure au moyen d'ions réactifs
CPC
H01L 21/3065
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
302to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
306Chemical or electrical treatment, e.g. electrolytic etching
3065Plasma etching; Reactive-ion etching
H01L 21/76229
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
71Manufacture of specific parts of devices defined in group H01L21/70
76Making of isolation regions between components
762Dielectric regions ; , e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
76224using trench refilling with dielectric materials
76229Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
Y10S 438/978
YSECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
10TECHNICAL SUBJECTS COVERED BY FORMER USPC
STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
438Semiconductor device manufacturing: process
978forming tapered edges on substrate or adjacent layers
Déposants
  • TOKYO ELECTRON LIMITED [JP/JP]; 3-6, Akasaka 5-chome Minato-ku, Tokyo 107-8481, JP (AllExceptUS)
  • IIJIMA, Ethuo [JP/JP]; JP (UsOnly)
  • KOH, Meiki [JP/JP]; JP (UsOnly)
Inventeurs
  • IIJIMA, Ethuo; JP
  • KOH, Meiki; JP
Mandataires
  • SUYAMA, Saichi; Kanda Higashiyama Bldg., 1, Kandata-cho 2-chome Chiyoda-ku, Tokyo 101-0046, JP
Données relatives à la priorité
2001-18957922.06.2001JP
2002-1220621.01.2002JP
Langue de publication japonais (JA)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) DRY−ETCHING METHOD
(FR) PROCEDE DE GRAVURE SECHE
Abrégé
(EN)
A dry−etching method using an apparatus where a wafer is placed on either of a pair of opposed electrodes provided in an etching chamber, and high−frequency power is supplied to both the opposed electrodes to effect a plasma etching. The plasma etching uses a gas containing at least Cl2 and HBr. Trenches (104a, 104b) are formed, as shown in Fig. 1(b), in a silicon wafer (101) shown in Fig. 1(a) through a mask layer such as a nitride silicon layer (103). While adjusting the high−frequency power supplied to the opposed electrode where the wafer is placed, the shape of the sidewalls (105a, 105b) of the trenches (104a, 104b) is controlled. Thus, the trenches can have desired shapes even if the widths of the trenches are different.
(FR)
L'invention concerne un procédé de gravure sèche, selon lequel on utilise un dispositif dans lequel une tranche de semi-conducteur est placée sur une paire d'électrodes opposées situées dans une chambre de gravure, de l'énergie haute fréquence étant conduite aux deux électrodes opposées pour provoquer une gravure au plasma. Pour cette gravure au plasma on utilise un gaz contenant au moins du Gl2 et du Hbr. Des tranchées (104a, 104b) sont formées, comme on peut le voir sur la figure 1 (b), dans une tranche de silicium (101) montrée par la figure 1 (a), à travers une couche de masquage, telle qu'une couche de nitrure de silicium (103). En réglant l'énergie haute fréquence conduite aux électrodes opposées sur lesquelles est placée la tranche de silicium, on maîtrise la forme des parois latérales (105a, 105b) des tranchées (104a, 104b). Ainsi, on peut donner aux tranchées la forme désirée même si elles sont de différentes largeurs.
Également publié en tant que
RU2003110960
RU2004104333
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