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1. WO2003001388 - SYSTEME ET PROCEDE DE CONTROLE D'ARBITRAGE DE BUS DANS DES CYCLES DE RAFALES D'UNE MEMOIRE CACHE

Numéro de publication WO/2003/001388
Date de publication 03.01.2003
N° de la demande internationale PCT/US2002/018358
Date du dépôt international 15.05.2002
Demande présentée en vertu du Chapitre 2 07.01.2003
CIB
G06F 13/30 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14Traitement de demandes d'interconnexion ou de transfert
20pour l'accès au bus d'entrée/sortie
28utilisant le transfert par rafale, p.ex. acces direct à la mémoire, vol de cycle
30avec commande prioritaire
G06F 13/364 2006.01
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14Traitement de demandes d'interconnexion ou de transfert
36pour l'accès au bus ou au système à bus communs
362avec commande d'accès centralisée
364utilisant des signaux indépendants de demande ou d'autorisation, p.ex. utilisant des lignes séparées de demande et d'autorisation
CPC
G06F 13/30
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14Handling requests for interconnection or transfer
20for access to input/output bus
28using burst mode transfer, e.g. direct memory access ; DMA; , cycle steal
30with priority control
G06F 13/364
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14Handling requests for interconnection or transfer
36for access to common bus or bus system
362with centralised access control
364using independent requests or grants, e.g. using separated request and grant lines
Déposants
  • MOTOROLA, INC., A CORPORATION OF THE STATE OF DELAWARE [US/US]; 1303 East Algonquin Road Schaumburg, IL 60196, US
Inventeurs
  • MOYER, William, C.; US
Mandataires
  • KOCH, William, E., ; Corporate Law Department Intellectual Property Section 7700 West Parmer Lane MD: TX32/PL02 Austin, TX 78729, US
Données relatives à la priorité
09/888,27823.06.2001US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) SYSTEM AND METHOD FOR CONTROLLING BUS ARBITRATION DURING CACHE MEMORY BURST CYCLES
(FR) SYSTEME ET PROCEDE DE CONTROLE D'ARBITRAGE DE BUS DANS DES CYCLES DE RAFALES D'UNE MEMOIRE CACHE
Abrégé
(EN)
A bus arbiter (34) monitors characteristics associated with the type of information that is transferred via a global data bus (12) during burst transactions of information. A user-controlled arbitration policy register (56) may be programmed with values that are decoded to control whether interruption by a requesting bus master are permitted. Various factors can be used to determine interrupt permissions. Examples of such factors include the type of requesting device, whether a burst transaction is bounded or unbounded, whether a transaction is a read or a write of a system memory and the identity of the particular device requesting bus mastership.
(FR)
La présente invention concerne un arbitre de bus (34) pilotant les caractéristiques associées à un type d'information qui est transférée via un bus de données global (12) durant les opérations de rafales d'information. Un registre de politiques d'arbitrage programmable par l'utilisateur (56) peut être programmé avec des valeurs qui sont décodés pour contrôler si l'interruption par un bus maître formulant une requête peut être admise. Divers facteurs peuvent être utilisés pour déterminer des permissions d'interruption. Des exemples de tels facteurs comprennent le type de dispositif de requête, si une transaction de rafales est bornée ou non bornée, si une transaction est une transaction de lecture ou d'écriture d'une mémoire système et l'identité du dispositif particulier formulant la requête de maîtrise de bus.
Également publié en tant que
GB0324805.1
GBGB0324805.1
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